2020年研究生《集成电路电子》设计竞赛模拟考试笔试题(试卷二)

#/132021年研究生《集成电路电子》设计竞赛模拟考试笔试题（试卷二）1．信息时代的突然来临，使信息安全问题更为引人关注。而传统的密钥加密方法通过不断加长密钥长度来提高系统密级的方法变得越来越不安全，而且此法对图像、视频、声音等多媒体信息也力不从心。近年来，出现了（四个字）技术。它的优点是可以把毫（两个字）的内容隐藏到一件作品中。我们这里所说的作品，可以包括文字、图像、视频和声音等信息。（2分）。.数字信号处理器DSP技术中，其具体内容是对信号进行—（两字），（两字），（两字），—（两字）等加工处理。其应用最多的四种算法：卷积、相关、变换及级数处理，都可以用对两数进行（两字）后，再求——（壹字）的通用公式表达出来。（5分）。.有限状态机是指 时序机。时序电路是指的物理实现。其中More型状态机是指其输出是的函数。Mealy型状态机是指其输出是 的函数。请分别画出More机和Mealy机的电路框图。（7分）。.采用自上而下的设计时，完成模拟、仿真、可测性等设计之后，如果采用ASIC设计，其后一个相当关键的步骤是进行布局布线设计。只当完成此设计后，才能制版并进入生产线进行芯片制造。下面，我们举个极为简单的例子来说明解决布局布线（即布图）问题的困难程度。假定现有四个面积相等的单元A、B、C、D,其间连线数目分别为NAB=4,NAC=14,NAD=12,NBC=8,NBD=6,NCD=3。现将它们排成一行，请找出一个布局序列使总连线长度最短。假设相邻单元连线长度为1，忽略单元本身长度，则第一与第三单元连线长度为2，第二与第四单元连线长度为3。先考虑A,NAC最大，C应放到A旁边，NAB最小，B应放到最远处，由此得布局结果为：ACDB。这时，CD紧靠着，NCD=3,其连线最少，显然此种布局结果不合理。若调动CD,则势必破坏对A合理的序列，即：对某个合理的排法对全局讲并不一定合理。解决这类问题的一个办法是穷举所有可能的组合,全部算一遍,即可求得最优解。不幸的是，当单元个数即问题规模随n增大时，计算量将会以2n或以比此更快的指数形式迅速增大。通常我们设计的超大规模集成电路,目前其门数可达十万,数十万或更大,因此用这种穷举法简直就不可思议（运算时间大得惊人）。对于这类问题,我们通常称之为（四个字）问题。现在再加过头来看布图问题，通常我们要求的不止是总连线长度最短,还要求其结果要接近正方形。对某些连线长度要最短（如总线），对另一些线却要求其各条连线的长度最好大致相等（如时钟线）……，即布图问题通常还是多目标函数的优化问题。综上所述，不难想象，使用不同的软件工具或给予不同的目标要求，则其布图结果是不尽相同的。（2分）。.试简略讨论SRAM—FPGA、反熔丝FPGA、EEPROM的CPLD的结构特征，并指出：（5分）。在相同规模的条件下，哪一种可能的资源利用率最高，为什么？在相同的逻辑实现条件下，哪一种逻辑实现时的电路时延可估算性最好。为什么？（3）在相同的资源利用的条件下，FPGA和CPLD,哪一种复杂逻辑的实现灵活性好，为什么？.WAP是由哪几个英文字组成的？写出其原文，并说出它是当前哪两大应用领域所共同关注的焦点问题。WAP的两个最大的优点是什么？（2分）。.在采用FPGA或CPLD作为目标器件，来实现你的逻辑设计时，其选择的原则是什么，主要从哪几个限制因素去考虑。（3分）。.当前，微电子芯片技术和其它领域技术相结合的典型成功范例主要在哪两大领域？（2分）。9．流水线技术提高系统处理速度同时也会造成输出滞后，并且需要额外的寄存器资源。因此有人认为，如果用FPGA来实现电路逻辑，宜采用流水线方式，而如使用CPLD来实现路逻辑，往往不必采用流水线方式，为什么？（3分）。.测试考虑是ASIC设计中的最棘手的问题之一，如果说设计的可测性是指完整的测试程序的生成和执行的有效性，那么，评价一个设计的可测性的基本要素有哪些？（3分）。.如下构造体代码是描述异步复位的D触发器，试改为同步复位形式。(3分)。architecturerexampleofdff_logicis；beginprocess(clk,reset)beginifreset='0'thenq<=d;elsifrising_edge(clk)thenq<=d;endif;endprocess;endrexample;.请说出ADSL的中文意思（越简单越好），并用一句话说出它最可能使用在哪个领域（最好给出其带宽的量级）。（1分）。.如下VHDL描述中存在多个错误，请指出并予修正。(5分)。libraryieee;--line1；useieee.std_logic_1164.all;--line2；entityterminal_countisport(--line3；clock,reset,enableinbit;--line4；data:instd_logic_vector(7downto0);--line5；equals,term_cnt;outstd_logic);--line6；endterminal_count;--line7；architectureterminal_countofterminal_countis--line8；signalcount;std_logic_vector(7downto0);--line9；begin--line10；compare;process--line11；begin--line12；ifdata=countthen--line13；equals='1'--line14；endif;--line15；endprocess;--line16；--line17；counter;process(clk)--line18；begin--line19；ifreset='1'then--line20；count〈二”111111111”;--line21；elsifrising_edge(clock)then--line22；count<=count+1;——line23；endif--line24；endprocess;--line25；--line26；term_cnt<='Z'whenenable='0'else--line27；'1'whencount=”1 ”else--line28；'0';--line29；endterminal_count;--line30；.使用CMOS集成电路时，请分别说出对或门、或非门、与门和与非门：1）其多余的输入端应如何处理？2）对多余门的输入端和输出端又如何处理？3）对其输入信号的电压幅度和输入信号电流有什么要求？4）对其电源有什么限制？（6分）。.三位计数器的VHDL描述如下，试对其建立测试平台（Test—Bench）（6分）。libraryieeee;useieee.std_logic_1164.all;packagemycntpkgis；componentcountport(clk,rst;instd_logic;cnt;inoutstd_logic_vector(2downto0));endcomponent;endmycntpkg;libraryieee;useieee.std_logic_1164.all;architecturearchcountofcountis；begin；counter;process(clk,rst)；begin；ifrst='1'then；cnt<=(others=>'0');elsif(clk'eventandclk='1')then；cnt<=cnt+1;endprocess;.一位工程师,设计了一个含数字和模拟部分在一起的混合电路。在版图中，数字和模拟部分是分别安置的。其电源和地线连接情况大致如图所示。您认为这种连法妥当吗？如认为有不妥之处，请指出哪里不好，如何改才较为妥当。只须简单指出，不必做详细的数学分析。注：图中没有画出数字和模拟两部分电路之间的连线。（3分）。.设计一个符合下图所示要求的FIFO（字长为8,位宽为KBit）,试画出其逻辑框图，并采用VHDL语言描述之。（16分）（K=9）。.现有如图所示的四种集成电路（每种均有若干片），我们需要一个四变量偶数译码器。请从这四种已有电路中选择某个或某几个电路连成此译码器，要求组成此译码器的电路最简单。假定此译码器的输入信号为A、B、C、D,其输出端为Y。四个输入信号全为低时，输出为高；凡四个输入信号中，偶数个为高时，输出为高电平；否则，输出为低电平。（1）请写出真值表；（2）画出输出输入信号波形图（假定信号时延均略去）；（3）画出电路连