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十进制计数器设计

一、试验目的：熟悉QuartusII的Verilog文本设计流程全过程，学习十进制计数器的设

计、仿真，把握计数器的工作原理。

二、试验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有

异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄放器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DATA被加载，但假使此时时钟没有上升沿，尽管出现了加载信号LOAD=0,仍旧未出现加载状况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。

三、试验任务：在QuartusII上将设计好的程序进行编辑、编译、综合、适配、仿真，从

时序仿真图中学习计数器工作原理，了解计数器的运行状况及时钟输入至计数器数据输出的延时状况。

四、试验步骤：

（一）、建立工作库文件和编辑设计文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个十分好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为WorkLibrary（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。

（1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。

（2）输入源程序：开启QuartusII，选择菜单File?New?DesignFiles?VerilogHDLFile?OK(如图1所示)。

图1

在空白处工作框处输入任务要求中的代码，代码如下：moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;

input[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1;regCOUT;

assignDOUT=Q1;

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