我集成电路基础-3

我集成电路基础_3第一页，共25页。Goalofthischapter一、MOS管特性二、transistorparasitics

晶体管寄生参数三、MOS器件SPICE参数设置四、TheSub-MicronMOSTransistor第二页，共25页。一、MOS管特性阈值电压（thresholdvoltage:Vt）Vgs>Vt:产生反型层Vgs<Vt:

没有反型层第三页，共25页。idid正比于W/L第四页，共25页。WhatisaTransistor?ASwitch!|VGS|AnMOSTransistor第五页，共25页。Draincurrentcharacteristics电流特性Cut-off(截止区)idGSD可变电阻区（线性区）

饱和区（放大区）第六页，共25页。(1)Linearregion线性区(VGS>VTN，VDS<VGS-VTN)MOS管方程（NMOS为例）GSDCut-off(截止区)(2)Saturationregion饱和区（放大区）(VGS>VTN，VDS>VGS–VTN)IDprocesstransconductance工艺跨导devicetransconductance器件跨导Channel-lengthmodulation沟道长度调制系数carriermobility

电子迁移率COX---gatecapacitanceperunitarea

第七页，共25页。SDGSDGVtn=0.6VVtp=-0.6VIDIDThresholdvoltage（以饱和区方程为例）：NMOSPMOSThresholdvoltageforVSB=0Body-effectcoefficientFermipotential(typical为-0.3V)费米电势Bulk调制效应，总是使有效阈值电压的绝对值增大一个例子:NMOS管的VTN0=0.68V,当VSB=-5V时，Vt=0.16V.

有效阈值电压Vt=Vt0+Vt=0.84V第八页，共25页。TransistorModel

forManualAnalysis第九页，共25页。线性区两端均开启截止区两端均不开启饱和区一端开启；另一端不开启（S端开启；D端不开启）gatedrainsourcecurrentIdgatedrainsourceIdMOS的工作区域（如何知道线性区、饱和区，截止区）：SDG源端开启Vgs>Vtn漏端开启Vgd>VtnNMOS源端开启Vgs<-Vtp漏端开启Vgd<-VtpPMOSSDGVtn=0.6VVtp=-0.6V第十页，共25页。二、transistorparasitics晶体管寄生参数Gatetosubstrate栅-衬底电容

CGBgatetosource/drainoverlapcapacitances栅源/漏电复盖电容CGSCGDSource/draindiffusioncapacitance源/漏扩散电容

CSBCDB复盖第十一页，共25页。Basictransistorparasitics1）Gatecapacitance栅电容CG=CoxWLCoxisgatecapacitorperunitarea

(单位面积栅电容)toxn+n+CrosssectionLGateoxidexdxdLdPolysilicon

gateTopviewGate-bulkoverlapSourcen+Drainn+WCox=ox/xoxox=3.46x10-13F/cm2Permittivity（介电常数）ofsiliconXoxisoxidethichness(栅氧厚度)

(SPICE中用tox表示Xox)CGB=CG第十二页，共25页。2）Source/drainoverlapcapacitancesCgs,Cgd.Determinedbysource/gateanddrain/gateoverlaps.IndependentoftransistorL.

Cgs=ColWCol

每单位宽度复盖电容CGBOCGSOCGDOSPICE参数P.66xdxdLdPolysilicon

gateTopviewGate-bulkoverlapSourcen+Drainn+W第十三页，共25页。3）Source/draindiffusioncapacitance.源/漏扩散电容CSBCDB第十四页，共25页。Diffusioncapacitance

formedbyp-njunctions（P-N结扩散电容）depletionregion耗尽层n+(ND)substrate(NA)bottomwallCapacitance底部电容sidewallCapacitances侧壁电容第十五页，共25页。P-N结扩散电容计算公式CJSW=CJSW0(1+Vr/Vbi)msw

CJSW0zero-biassidewallcapacitance(零偏压侧壁电容)（SPICE参数）

mswsidewallgradingcoefficient(

侧壁电容梯度系数)（SPICE参数）若突变结（abruptjunction）,msw=-½Vrvoltageacrossthejunction(P-N结反偏电压)

Vbibuilt-involtage

（P-N结内建电势）

Vbi=(k*T/q)ln(NAND/ni2)（1）Sidewallcapacitances侧壁电容n+(ND)substrate(NA)第十六页，共25页。CJ=CJ0(1+Vr/Vbi)m

CJ0zero-biasbottomwallcapacitance(零偏压底部电容)（SPICE）

m

bottomwallgradingcoefficient(底部电容梯度系数)（SPICE）若突变结（abruptjunction）,m=-½Vrvoltageacrossthejunction(P-N结反偏电压)

Vbibuilt-involtage

（P-N结内建电势）

Vbi=(k*T/q)ln(NAND/ni2)（2）bottomwallcapacitance底部电容n+(ND)substrate(NA)第十七页，共25页。Capacitancesin0.25mmCMOSprocess第十八页，共25页。三、MOS器件SPICE参数设置

在SPICE仿真中：线电阻：可不计

金属、多晶硅线电容：应估算，写入网表中

MOS管电容：不应写入网表中，但要按版图给出相应的参数在手工理论分析中：上述所有寄生电容均应计入

第十九页，共25页。1、W=3L=2AD=AS=19PD=PS=15第二十页，共25页。2、W=n(W>=3)L=2AD=AS=5nPD=PS=(10+n)第二十一页，共25页。四、TheSub-MicronMOSTransistor第二十二页，共25页。Sub-ThresholdIDvsVGSVDSfrom0to0.5V第二十三页，共25页。第三章作业1）CMOS反相器，NMOS宽长比为3λ/2λ,