基于FPGA任意倍数分频器设计

第ff0图3.6半整数分频原理图只有当35译码器的输出选中偶数分频且rst=1时半整数分频才工作。半整数分频实现的程序见附录A3。半整数分频（6.5分频）模块程序仿真结果如图3.7所示：图3.7半整数分频从仿真结果可以看出： 本设计的优点是：在rst或者sel有一个为低电平时，计数器停止计数，维持上一状态输出，当rst和sel都为高电平的时，重新开始计数，执行分频。3.4.4占空比可调的分频模块设计占空比可调的分频模块根据拨码开关选择占空比（m1：n1），对输入的clk信号进行占空比可调的分频。本设计占空比可调的分频的关键是对clk信号的上升沿信号进行计数temp。当temp<m1时clkout2输出1，否则输出0，从而实现占空比可调的分频。只有当35译码器的输出选中偶数分频且rst=1时占空比可调的分频才工作。占空比可调的分频实现的程序见附录A4。占空比可调的分频（1:3分频）模块程序仿真结果如图3.8所示：图3.8占空比可调分频从仿真结果可以看出： 这种设计的优点是：在rst或者sel有一个为低电平时，可以保持前一状态和计数结果，使其具有记忆功能。在恢复工作时，继续计数，具有有良好的性能。3.4.5小数分频模块设计小数分频模块根据拨码开关选择分频系数（n.x），对输入的clk信号进行小数分频。本设计小数分频的关键是实现（10-x）次n分频和x次的n+1分频的交替进行，从而实现小数的分频。只有当35译码器的输出选中偶数分频且rst=1时占空比可调的分频才工作。小数分频实现的程序见附录A5.小数分频（1.3分频）模块程序仿真结果如图3.9所示：图3.9小数分频从仿真结果可以看出： 这种设计的有优点是:在rst或者sel有一个为低电平时，可以保持低电平输出，并保持计数。在恢复工作时，继续计数，具有有良好的性能。3.4.6encoder_35模块的设计encoder_35模块的功能见表：表3.1encoder_35模块的功输入信号输出信号pqvabcde0000000100100010010001000110100010010000101000001100000011100000例如：当p=0,q=0，v=0时，e端输出高电平1，而其他输出低电平0，表明e端被选中。encoder_35模块的作用是：提供给mux51模块的输入信号，mux51模块根据输入信号，判断是哪路信号后输出信号。encoder_35模块实现的程序见附录A6encoder_35模块程序仿真结果如图3.10所示：图3.10encoder_35仿真图该仿真是通过设置p=0，q=0，v=0，来实现的，结果为e=1，其余为0；3.4.7led模块的设计数码管接成共阳极，只有当低电平时才有效。Led-out为段选信号，led-bie为位选信号。m，n，o链接p，q，v根据输入的信号，选择a5，b5，c5，d5的结合形式。具体功能如下：表3.2led模块功能输入信号结合形式p(m)q(n)v(o)000x=8*d5+4*c5+2*b5+1*a5001x=8*d5+4*c5+2*b5+1*a5010x=8*d5+4*c5+2*b5+1*a5011x=2*d5+1*c5，y=2*b5+1*a5100x=2*d5+1*c5，y=2*b5+1*a5101无操作110无操作111无操作led的实现程序见附录A7led模块程序仿真结果如图3.11所示：图3.11led仿真图从仿真结果可以看出： 当m=0，n=0，o=0时，选中的是偶数分频，由于d5等于1，故分频系数为8，3个数码显示的顺序为0，不显示，8。3.4.8mux51模块的设计mux51模块的作用是：根据输入的信号，选择输出的信号是那种分频形式，并点亮相应的发光二极管。mux51模块的实现程序见附录A8mux51模块程序仿真结果如图3.12所示：图3.12mux-51仿真图从仿真结果可以看出：该仿真结果是通过设置e=1（第一种分频选中），其结果为第一个发光二极管亮，y输出第一种分频。结论通过各种方式查阅大量资料，首先了解已经很成熟的分频技术，大致上都是先将不同分频形式的分频器列举出来，然后创建一个模块，将不同形式的分频器集成在一起。本次设计不同于其他的分频器设计，本设计继承了将不同分频集成在一起的思想，但是本设计完全运用了模块设计，并且通过按钮，拨码开关可以选择分频器和分频系数，做到随意的变频。而数码管则可以显示分频的系数，发光二极管则可以显示何种分频器让人一幕了然。本课题大大降低了分频工作的工作量，方便了分频器的使用。本设计还有不足之处，分频系数设置的小，导致分频系数的输入存在局限性，而时钟频率设置的较小，导致输出频率低。通过改变分频系数的设置和调高时钟频率从而扩大分频系数的输入范围提高输出频率。致谢本次设计，在陈万里老师的帮助下顺利的完成了设计，在设计的过程中，陈老师给我提了很多的设计思想和一些资料，刚开始的时候，我只会设计单一功能的分频器，后来在陈老师的帮助下完成了本次设计，让我有了进一步学习设计的机会。再此要谢谢陈万里老师给予的帮助，如果没有老师的帮助，这次设计很难完成。参考文献[1]擦光辉.CPLD/TPGA的开发与应用[M].北京：电于工业出版社，2002.[2]吴玉吕，胡水强，王文娟.基于CPLD/FPGA的多功能分频器的设计与实现[L].世界电子元器件，2007(03).[3]潘松,黄继业.EDA技术实用教程（第三版）[M].北京：科学出版社,2006.[4]何宾.EDA原理及应用.北京：清华大学出版社，2010.[5]李洪伟，袁斯华.基于QuartusII的FPGA/CPLD设计.北京：电子工业出版社，2006.[6]ALTERA，IntroductiontoQuartusⅡ，2007.[7]张静亚.FPGA系统设计中资源分配的分析和研究[J].信息化研究,2009,35(3):37239.[8]聂小燕.数字电路EDA设计与应用.北京：人民邮电出版社，2010.[9]白雪皎．基于CPLD半整数分频器的设计[J]．长春大学学报，2006，116(1)：13—15．[10]赵雅兴.FPGA原理、设计与应用，天津大学出版社，2005.[11]RobertK.Dueck编著.数字系统设计：CPLD应用与VHDL编程，清华大学出版社，2006[12]LiuYanfei，SenPC.DigitalControlofSwitchingPowerConverters.IEEEConferenceonControlApplicationsToronto，Canada，August.28-31,2005:635-640.附录AVHDL源程序附录A1：偶数分频实现的程序libraryieee;useieee.std_logic_1164.all;entityfenpin_eisport(clkin,rst:instd_logic;a,b,c,d:inintegerrange1downto0;sel:instd_logic;clkout:outstd_logic);endfenpin_e;architecturertloffenpin_eissignaltemp:integerrange16downto0;signalcount:integerrange16downto0;begincount<=8*d+4*c+2*b;process(clkin)begin ifrst='1'then if(sel='1')then if(clkin'eventandclkin='1')then iftemp=count-1then temp<=0; else temp<=temp+1; endif; endif; else null; endif; else null; endif;endprocess;process(temp)begin ifrst='1'then if(sel='1')then iftemp<count/2then clout<='1'; else clout<='0'; endif; else null; endif; else clout<='0'; endif;endprocess;endrtl;附录A2奇数分频实现的程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpin_oisport(clk,rst:instd_logic;sel:instd_logic;a2,b2,c2,d2:inintegerrange1downto0;clkout1:outstd_logic);endfenpin_o;architecturertloffenpin_oissignalp,q,count1:integerrange18downto0;begincount1<=8*d2+4*c2+2*b2+1*a2;process(clk)begin ifrst='1'then if(sel='1')then if(clk'eventandclk='1')then ifp=count1-1then p<=0; else p<=p+1; endif; endif; else null; endif; else p<=count1-1; endif;endprocess;process(clk)begin ifrst='1'then if(sel='1')then if(clk'eventandclk='0')then ifq=count1-1then q<=0; else q<=q+1; endif; endif; else null; endif; else q<=count1-1; endif;endprocess;clkout1<='1'whenp<(count1-1)/2orq<(count1-1)/2else'0';endrtl;附录A3半整数分频实现的程序libraryieee;useieee.std_logic_1164.all;useieee.numeric_std.all;useieee.std_logic_unsigned.all;entityfenpin_misport(clkin,rst:instd_logic;sel:instd_logic;a3,b3,c3,d3:inintegerrange1downto0;clkout3:bufferstd_logic);endfenpin_m;architecturertloffenpin_missignalclk,div2:std_logic;signalcount:integerrange0to16;signalset:integerrange16downto0;beginset<=8*d3+4*c3+2*b3+1*a3;clk<=clkinxordiv2;process(clk)begin ifrst='1'then ifsel='1'then if(clk'eventandclk='1')then if(count=0)then count<=set-1; clkout3<='1'; else count<=count-1; clkout3<='0'; endif; endif; else count<=1; endif; else null; endif;endprocess;process(clkout3)begin ifsel='1'then if(clkout3'eventandclkout3='1')then div2<=notdiv2; endif; else null; endif;endprocess;endrtl;附录A4占空比可调的分频实现的程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.numeric_std.all;useieee.std_logic_unsigned.all;entityfenpin_hisport(clk,rst:instd_logic;sel:instd_logic;a4,b4,c4,d4:inintegerrange1downto0;clkout2:outstd_logic);endfenpin_h;architecturertloffenpin_hissignaltemp,m1,n1:integerrange5downto0;beginm1<=2*d4+1*c4;n1<=2*b4+1*a4;process(clk,temp,sel)beginifrst='1'then ifsel='1'then ifrising_edge(clk)then iftemp=n1-1then temp<=0; else temp<=temp+1; endif; endif; else null; endif;else temp<=n1-1;endif;endprocess;clkout2<='1'whentemp<m1else'0';endrtl;附录A5小数分频实现的程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpin_xisport( clkin:instd_logic; rst:instd_logic; sel1:instd_logic; a,b,c,d:inintegerrange1downto0; clk_out:outstd_logic );endfenpin_x;architecturearchoffenpin_xiscomponentnumberport( n:instd_logic_vector(3downto0); number0:outstd_logic_vector(3downto0); number1:outstd_logic_vector(3downto0) );endcomponent;componentfdnport( clock_in:instd_logic; enable:instd_logic; n_of_fd:instd_logic_vector(3downto0); clock_out:outstd_logic );endcomponent;componentselport( clock_in:instd_logic; Xnumber:instd_logic_vector(3downto0); sel_out:outstd_logic );endcomponent;componentmux1port( a:instd_logic; b:instd_logic; s:instd_logic; y:outstd_logic );endcomponent;signall:integerrange16downto0;signaln,x:std_logic_vector(3downto0);signalselt:std_logic;signalselt_not:std_logic;signalclock_1:std_logic;signalclock_2:std_logic;signalclock_sel:std_logic;signaln_fd:std_logic_vector(3downto0);signaln1_fd:std_logic_vector(3downto0);beginprocess(rst,sel1)begin ifrst='1'then ifsel1='1'then l<=8*d+4*c+2*b+a; else l<=4; endif; else l<=3; endif;endprocess;process(l)begin case(l)is when5=>n<="0001";x<="0001"; when6=>n<="0001";x<="0010"; when7=>n<="0001";x<="0011"; when9=>n<="0010";x<="0001"; when10=>n<="0010";x<="0010"; when11=>n<="0010";x<="0011"; when13=>n<="0100";x<="0001"; when14=>n<="0100";x<="0010"; when15=>n<="0100";x<="0011"; whenothers=>n<="0000";x<="0000"; endcase;endprocess;number0:numberportmap(n,n_fd,n1_fd);fdn0:fdnportmap(clkin,selt_not,n_fd,clock_1);fdnl:fdnportmap(clkin,selt,n1_fd,clock_2);mux21:mux1portmap(clock_2,clock_1,selt,clock_sel);sel0:selportmap(clock_sel,x,selt);selt_not<=notselt;clk_out<=clock_sel;endarch;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfdnisport( clock_in:instd_logic; enable:instd_logic; n_of_fd:instd_logic_vector(3downto0); clock_out:outstd_logic );endentity;architecturebhvoffdnissignalclock:std_logic;signalq0:std_logic;signalq1:std_logic;signalnumber:std_logic_vector(2downto0);signalcounter0:std_logic_vector(3downto0);signalcounter1:std_logic_vector(3downto0);beginfdn:process(enable,clock_in,n_of_fd,clock,q0,q1)beginnumber(2downto0)<=n_of_fd(3downto1); ifq1='0'then clock<=notclock_in; else clock<=clock_in; endif; if(enable='1')then if(n_of_fd(0)='0')then counter1<=(others=>'0'); q1<='0'; ifrising_edge(clock_in)then if(number="001")then q0<=notq0; else ifcounter0=number-1then counter0<=(others=>'0'); q0<=notq0; else counter0<=counter0+1; endif; endif; endif; else counter0<=(others=>'0'); q0<='0'; ifrising_edge(clock)then ifcounter1=numberthen counter1<=(others=>'0'); q1<=notq1; else counter1<=counter1+1; endif; endif; endif; else q0<='0'; q1<='0'; counter0<=(others=>'0'); counter1<=(others=>'0');endif;endprocessfdn;output:process(enable,n_of_fd(0),q0,q1)begin if(enable='1')then if(n_of_fd(0)='0')then clock_out<=q0; else clock_out<=q1; endif; else clock_out<='0'; endif;endprocessoutput;endbhv;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityselisport( clock_in:instd_logic; Xnumber:instd_logic_vector(3downto0); sel_out:outstd_logic );endentity;architecturebhvofselissignalXsubTen:std_logic_vector(3downto0);signalq:std_logic_vector(4downto0);beginXsubTen<=10-Xnumber;sel:process(clock_in,q)beginif(clock_in'eventandclock_in='0')then ifq+XsubTen>=10then q<=q+XsubTen-10; else q<=q+XsubTen; endif;endif;ifq>=Xnumberthen sel_out<='0';else sel_out<='1';endif;endprocesssel;endbhv;libraryieee;useieee.std_logic_1164.all;entitymux1isport( a:instd_logic; b:instd_logic; s:instd_logic; y:outstd_logic );endentity;architecturebhvofmux1isbeginwithsselecty<=awhen'1', bwhenothers;endbhv;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitynumberisport( n:instd_logic_vector(3downto0); number0:outstd_logic_vector(3downto0); number1:outstd_logic_vector(3downto0) );endentity;architecturebhvofnumberisbeginnumber0<=n;number1<=n+1;endbhv;附录A6encoder_35模块实现的程序libraryieee;useieee.std_logic_1164.all;entityencoder_35isport(p,q,v:instd_logic;a,b,c,d,e:outstd_logic);endencoder_35;architecturertlofencoder_35issignaltemp:std_logic_vector(2downto0);begintemp<=p&q&v;process(temp)begincasetempis when"000"=>e<='1';a<='0';b<='0';c<='0';d<='0'; when"001"=>d<='1';a<='0';b<='0';c<='0';e<='0'; when"010"=>c<='1';a<='0';b<='0';e<='0';d<='0'; when"011"=>b<='1';a<='0';e<='0';c<='0';d<='0'; when"100"=>a<='1';e<='0';b<='0';c<='0';d<='0'; whenothers=>a<='0';b<='0';c<='0';d<='0';e<='0';endcase; endprocess;endrtl;附录A7led的实现程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityledisport(clk,rst,m,n,o:instd_logic;led_out:outstd_logic_vector(7downto0);led_bit:outstd_logic_vector(7downto0);a5,b5,c5,d5:inintegerrange1downto0);endled;architecturearchofledissignalf:std_logic_vector(2downto0);signalcnt_scan:std_logic_vector(1downto0);signaldata4,data5,data6,data7,data8:integerrange20downto0;signaldataout_xhdl1:std_logic_vector(7downto0);signalen_xhdl:std_logic_vector(7downto0);beginf<=m&n&o;data5<=8*d5+4*c5+2*b5+1*a5;led_out<=dataout_xhdl1;led_bit<=en_xhdl;process(a5,b5,c5,d5)begin ifrst='1'theniff="010"then data6<=data5-1;data7<=5; else iff="011"orf="100"then data6<=2*d5+c5;data7<=2*b5+a5; else if(data5>10)then data6<=1;data7<=data5-10; else data6<=0;data7<=data5; endif; endif; endif; else data6<=12;data7<=12; endif;endprocess;process(f)begin casefis when"011"=>data8<=10; when"100"=>data8<=11; when"010"=>data8<=11; whenothers=>data8<=12; endcase;endprocess;process(clk,rst)begin if(rst='0')then cnt_scan<="00";elsif(clk'eventandclk='1')then cnt_scan<=cnt_scan+1;endif;endprocess;process(cnt_scan)begin casecnt_scanis when"00"=>en_xhdl<="11111110"; when"01"=>en_xhdl<="11111101"; when"10"=>en_xhdl<="11111011"; whenothers=>null; endcase;endprocess;process(en_xhdl)begin caseen_xhdlis when"11111110"=>data4<=data7; when"11111101"=>data4<=data8; when"11111011"=>data4<=data6; whenothers=>null; endcase;endprocess;process(data4)begin casedata4iswhen0=>dataout_xhdl1<="11000000";when1=>dataout_xhdl1<="11111001";when2=>dataout_xhdl1<="10100100";when3=>dataout_xhdl1<="10110000";when4=>dataout_xhdl1<="10011001";when5=>dataout_xhdl1<="10010010";when6=>dataout_xhdl1<="10000010";when7=>dataout_xhdl1<="11111000";when8=>dataout_xhdl1<="10000000";when9=>dataout_xhdl1<="00011001";when10=>dataout_xhdl1<="00001001";when11=>dataout_xhdl1<="01111111";when12=>dataout_xhdl1<="11111111";whenothers=>null; endcase;endprocess;endarch;附录A8mux51模块的实现程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymux51isport( a,b,c,d,e:instd_logic; y1,y2,y3,y4,y5:instd_logic; y:outstd_logic; f1,f2,f3,f4,f5:outstd_logic );endmux51;architecturertlofmux51issignalm:std_logic_vector(4downto0);beginm<=a&b&c&d&e;process(m)begin casemis when"00001"=>f1<='1';f2<='0';f3<='0';f4<='0';f5<='0';y<=y1; when"00010"=>f2<='1';f1<='0';f3<='0';f4<='0';f5<='0';y<=y2; when"00100"=>f3<='1';f1<='0';f2<='0';f4<='0';f5<='0';y<=y3; when"01000"=>f4<='1';f1<='0';f2<='0';f3<='0';f5<='0';y<=y4; when"10000"=>f5<='1';f1<='0';f2<='0';f3<='0';f4<='0';y<=y5; whenothers=>f1<='0';f2<='0';f3<='0';f4<='0';f5<='0';y<='0'; endcase;endprocess;endrtl;附录B顶层文件设计原理图图B1顶层文件设计原理图基于C8051F单片机直流电动机反馈控制系统的设计与研究基于单片机的嵌入式Web服务器的研究MOTOROLA单片机MC68HC（8）05PV8/A内嵌EEPROM的工艺和制程方法及对良率的影响研究基于模糊控制的电阻钎焊单片机温度控制系统的研制基于MCS-51系列单片机的通用控制模块的研究基于单片机实现的供暖系统最佳启停自校正（STR）调节器单片机控制的二级倒立摆系统的研究基于增强型51系列单片机的TCP/IP协议栈的实现基于单片机的蓄电池自动监测系统基于32位嵌入式单片机系统的图像采集与处理技术的研究基于单片机的作物营养诊断专家系统的研究基于单片机的交流伺服电机运动控制系统研究与开发基于单片机的泵管内壁硬度测试仪的研制基于单片机的自动找平控制系统研究基于C8051F040单片机的嵌入式系统开发基于单片机的液压动力系统状态监测仪开发模糊Smith智能控制方法的研究及其单片机实现一种基于单片机的轴快流CO〈,2〉激光器的手持控制面板的研制基于双单片机冲床数控系统的研究基于CYGNAL单片机的在线间歇式浊度仪的研制基于单片机的喷油泵试验台控制器的研制基于单片机的软起动器的研究和设计基于单片机控制的高速快走丝电火花线切割机床短循环走丝方式研究基于单片机的机电产品控制系统开发基于PIC单片机的智能手机充电器基于单片机的实时内核设计及其应用研究基于单片机的远程抄表系统的设计与研究基于单片机的烟气二氧化硫浓度检测仪的研制基于微型光谱仪的单片机系统单片机系统软件构件开发的技术研究基于单片机的液体点滴速度自动检测仪的研制基于单片机系统的多功能温度测量仪的研制基于PIC单片机的电能采集终端的设计和应用基于单片机的光纤光栅解调仪的研制气压式线性摩擦焊机单片机控制系统的研制基于单片机的数字磁通门传感器基于单片机的旋转变压器-数字转换器的研究基于单片机的光纤Bragg光栅解调系统的研究单片机控制的便携式多功能乳腺治疗仪的研制基于C8051F020单片机的多生理信号检测仪基于单片机的电机运动控制系统设计Pico专用单片机核的可测性设计研究基于MCS-51单片机的热量计基于双单片机的智能遥测微型气象站MCS-51单片机构建机器人的实践研究基于单片机的轮轨力检测基于单片机的GPS定位仪的研究与实现基于单片机的电液伺服控制系统用于单片机系统的MMC卡文件系统研制基于单片机的时控和计数系统性能优化的研究基于单片机和CPLD的粗光栅位移测量系统研究单片机控制的后备式方波UPS提升高职学生单片机应用能力的探究基于单片机控制的自动低频减载装置研究基于单片机控制的水下焊接电源的研究基于单片机的多通道数据采集系统基于uPSD3234单片机的氚表面污染测量仪的研制基于单片机的红外测油仪的研究96系列单片机仿真器研究与设计基于单片机的单晶金刚石刀具刃磨设备的数控改造基于单片机的温度智能控制系统的设计与实现基于MSP430单片机的电梯门机控制器的研制基于单片机的气体测漏仪的研究基于三菱M16C/6N系列单片机的CAN/USB协议转换器基于单片机和DSP的变压器油色谱在线监测技术研究基于单片机的膛壁温度报警系统设计基于AVR单片机的低压无功补偿控制器的设计基于单片机船舶电力推进电机监测系统基于单片机网络的振动信号的采集系统基于单片机的大容量数据存储技术的应用研究基于单片机的叠图机研究与教学方法实践基于单片机嵌入式Web服务器技术的研究及实现基于AT89S52单片机的通用数据采集系统基于单片机的多道脉冲幅度分析仪研究机器人旋转电弧传感角焊缝跟踪单片机控制系统基于单片机的控制系统在PLC虚拟教学实验中的应用研究基于单片机系统的网络通信研究与应用基于PIC16F877单片机的莫尔斯码自动译码系统设计与研究基于单片机的模糊控制器在工业电阻炉上的应用研究基于双单片机冲床数控系统的研究与开发基于Cygnal单片机的μC/OS-Ⅱ的研究基于单片机的一体化智能差示扫描量热仪系统研究基于TCP/IP协议的单片机与Internet互联的研究与实现变频调速液压电梯单片机控制器的研究HYPER