电子设计自动化复习题2022

电子设计自动化复习题一、单项选择题1.在EDA中，ASIC的中文含义是(C)oA.全定制集成电路 B.异步系统集成电路C.专用集成电路 D.应用系统集成电路2•关于VHDL中的数字，请找出以下数字中最大的一个：A.2#llll_1110# B.8#276#C.10#170# D.16#E#E1.能反馈输出信号至内部的端口模式是(C)：A.INB.OUTC.BUFFERD.INOUT.在EDA中,ISP的中文含义是(D)oA.网络供应商 B.没有特定意义C.使用编程器烧写PLD芯片 D.在系统编程.在VHDL中，为目标变量赋值的符号是(C)0A.=：B.=C.:=D.<=.下面既是并行语句又是串行语句的是(C)oA.变量赋值 B.信号赋值C.PROCESS语句D.WHEN--ELSE语句.在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用(B)表示的。A.小写字母 B.大写字母C.大或小写字母 D.全部是数字.进程中的变量赋值语句，其变量更新是(A)oA.立即完成 B.按顺序完成C.在进程的最后完成 D.都不对.在VHDL中，(D)不能将信息带出对它定义的当前设计单元。A.信号B.常量C.数据D.变量.现场可编程门阵列的英文简称是()oA.PLDB.FPGAC.PLAD.PALB.进程(process)语句是BA.顺序语句B.并行语句C.顺并语句D.其它.在一个VHDL设计中idata是一个信号，数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的—C_oidata:=32;idata<=16#A0#; (十进制数为：10*16=160,idata范围为0~127)idata<=16#7#E1;(十进制数为：7*161=112)idata:二B#1010#;14.IFj='0'ANDk='0'THENNULL; Cj='O'ANDk=’1'THEN qtmp〈二'O';ELSEIFELSEIFELSIFIF15.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。Didata<="00001111”idata<=b"0000「111”；idata〈二X“AB”;idata<=B"21”；16.执行下列语句后Q的值等于(D)o……SIGNALE:STD_LOGIC_VECTOR(2TO5)；SIGNALQ:STDLOGICVECTOR(9DOWNTO2)；E'P,4=>，V,OTHERS二>'O')；QE(2),4二〉E(3),5二〉，V,7=>E(5),OTHERS=〉E(4))； A.“11011011”“00110100”“11011001”“00101100”17.PROCESS(elk)VARIABLEqtmp:STD_LOGIC_VECTOR(7DOWNTOO);BEGINIFelk'eventANDclk=TTHENIFclr='O'THENqtmp—C—〃00000000〃;A.=>B.>=C.:=D.<=VHDL语言端口模式中不允许内部引用该端口信号的是（OUT）：VHDL语言中信号定义的位置是A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置.在VHDL中，（A）的数据传输是立即发生的，不存在任何延时的行为。A.信号B.常量C.数据D.变量.在EDA中，IP的中文含义是（A）oA.知识产权核 B.在系统编程C.网络供应商 D.没有特定意义.VHDL语言中变量定义的位置是（D）A.实体中中任何位置； B.实体中特定位置；C.结构体中任何位置； D.结构体中特定位置。.在VHDL中，（A）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时间。A.信号B.常量C.数据D.变量.Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（D）A.CLK：INBITB.CLK：OUTBITCLK：INOUTBITCLK：BUFFERBITCLK：INOUTBITCLK：BUFFERBIT.在VHDL中，PROCESS结构内部是由（B） 语句组成的。A.顺序B.顺序和并行C.并行D.任何.下面哪种系列器件是ALTERA公司生产的FPGA器件（A）。A.APEX20K系列器件B,MA73000系列器件C.Classic系列器件D.MAX3000系列器件27.CLK为输入信号，其正确的端口说明是：(A)A.CLK：INBIT B.CLK：OUTBITC.CLK：INOUTBIT D.CLK：BUFFERBIT.基于下面技术的PLD器件中允许编程次数最多的是(A)oA.SRAMB.FLASHC.PROMD.EEPROM.在VHDL中，语句"FORIIN0TO7LOOP”定义循环次数为(A)次。A.8B.7C.0D.1.下面对CPLD和FPGA的描述中，错误的是(D)。FPGA器件采用查找表LUT结构来实现逻辑功能。CPLD器件采用乘积项PT结构来实现逻辑功能。SOPC器件采用集查找表LUT、乘积项PT和存储于一体的多核结构来实现逻辑功能。CPLD器件为分段式互连结构，内部延时与器件结构和逻辑连接等有关，因此传输时延不可预测二、判断题(F)1.CONSTANTT2：std_logic〈二'O';(：=)(T)2.BUFFER也可在表达式的右边使用，但其含义是指内部反馈信号。(F)3.实体(ENTITY)不是VHDL程序所必须的。(F)4.在结构体中定义一个全局变量(VARIABLES),可以在所有进程中使用。(改为信号)(T)5.配置用于描述层与层之间的连接关系和实体与结构体之间的关系。(F)6.STD库使用时也必须声明。(F)7.若某变量被定义为数值型变量，未赋初始值时默认值为‘0'。(去掉单引号)(F )8,传统的系统硬件设计方法是采用自上而下(topdown)的设计方法，利用硬件描述语言(HDL)的硬件电路设计方法采用自下而上(bottomup)的设计方法。(T)9.结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。(T)10.库的说明语句必须放在实体前面。三、填空题Lafter 语句是信号赋值延时语句,一般只在仿真或仿真测试时使用。VHDL的结构体用来描述实体的 逻辑结构和 逻辑功能，它由VHDL语句构成，是外界看不到的部分。V11DL的数据对象包括常量、变量和信号，它们是用来存放各种类型数据的容器。VHDL的操作符包括 逻辑运算符、 关系运算符、 算术运算符和异常运算符四类。wait语句的功能是把一个进程挂起,直到满足等待的条件成立才开始该进程的执行。null语句语法意义在于不做任何操作,也没对应的综合结果。NEXT 语句主要用在loop语句执行中进行有条件的或无条件的转向控制。类属参量以关键词 GENERIC引导一个类属参量表.实体和结构体是设计实体的基本组成部分,它们可以构成最基本的VHDL程序。根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要( 顼先定义。在VHDL中最常用的库是ieee标准库，最常用的数据包是stdlogic1164数据包。VHDL的实体由实体声明部分和结构体组成。VHDL的实体声明部分指定了设计单元的输入、输出接口信号或—引脚,它是设计实体对外的一个通信界面，是外界可以看到的部分。顺序赋值语句不仅可以给信号赋值，还可以给—变量赋值。LOOP语句功能是循环执行一条或多条顺序语句。.实体主要用于描述实体与 外部电路的接口。VIIDL语言中的库分为IEEE库和STD库两类。VHDL程序的基本结构包括库、程序包使用说明、结构体描述、实体描述和结构体配置。四、分析题1.请写出以下进程的执行结果X、Y的值。PROCESS(A,B,C)VARIABLED：STD_LOGIC_VECTOR(3DOWNTO0);BEGIND:=A;XCB+D;D:=C;YCB+D;XCB+AYCB+CENDPROCESS;2.请写出以下进程的执行结果X、Y的值。PROCESS(A,B,C,D)BEGIND<=A;XCB+D;D<=C;YCB+D;XCB+CYCB+CENDPROCESS;.根据以下语句，请写出A、B、C、D的值。SUBTYPEnatISNaturalRange0to255;TOC\o"1-5"\h\zA:=nat'HIGH; 255B:二nat'LOW： 0C:二nat'RIGHT; 255D:=nat'LEFT; 0.根据以下语句，请写出SI、S2、S3、S4的值。ArchitecturevoltbofvoltaISTYPEvoltIS(uV,mV,V,kV);SUBTYPEsvoltISvoltRANGE(VDOWNTOmV);SIGNALS1,S2,S3,S4:VOLT;BEGINTOC\o"1-5"\h\zSI〈二volt'HIGH; KVS2<=volt'LOW; uVS3〈二s_volt'LEFT; VS4<=s_volt?RIGHT; mvENDvoltb;.写出下列缩写的中文含义。VHDL 超高速集成电路硬件描述语言FPGA 现场可编程门阵列RTL寄存器转换级SOPC 可编程偏片系统五、编程题.用VHDL语言编写的上升沿控制的D触发器(原理图如下)DFF1DQ>CLKLibraryieee；EntitydfflisPort(D,CLK:INSTG_LOGIC;Q:OUTSTG_LOGIC;)ENDENTITYdffl;ARCHITECTUREDOFdfflISSIGNALQ1:STD_LOGIC;BEGINPROCESSBEGINIFCLK'EVENTANDCLK二TTHENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;ENDD;.编写的七进制计数器VHDL代码，定义一个内部信号作为计数量，并定义信号初始值为零，时钟信号下降沿触发计数功能。libraryieee;useieee.std_logic_1164.all;useieee.stdlogicunsigned.all;entitycnt7isport(elk:instd_logic;dout:outstd_logic_vector(2downto0));endentitycnt7;architecturertlofcnt7issignaltmp:stdlogic_vector(2downto0):=〃000〃；beginprocess(elk)isbeginifelk'eventandclk='O'theniftmp="HO"thentmp<=〃000〃；elsetmp<=tmp+1;endif;endif;endprocess;dout<=tmp;endarchitecturertl;.编写一个2输入与门的VHDL程序，请写出库、程序包、实体、构造体相关语句，将端口定义为标准逻辑型数据结构。&——Vlibraryieee;useieee.std_logic_1164.all;EntityandlisPort(a,b:instg_logic;y:outstg_logic:Endentityandl;ArchitecturertlofandlisBeginy<=aANDb;Endarchitecturertl;.完成下图所示的触发器程序CLRCLKQNLIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;ENTITYdff_lISPORT(clr,elk,d:INSTD_LOGIC;q,q_n:OUTSTD_LOGIC);ENDENTITYdff_l;ARCHITECTURErtlOFdff_lISBEGINPROCESS(clr,clk)BEG!NIFCLK1EVENTANDCLK=TTHENIFclr=,0,THEN—复位q<=0;q