FTU硬件详细设计说明书

FTU硬件详细设计说明书产品线：配电终端产品类别：产品型号：产品版本：文件状态文档版本作者完成日期编制部门硬件开发部1批准：审核：初审：编写：21.引言...........................................................................................................................................4...........................................................................................................................4...................................................................................................................4...................................................................................................................4...................................................................................................................................43.硬件详细设计...........................................................................................................................5...................................................................................................................5...........................................................................................................................5...................................................................................................61：CPU核心板.......................................................................................61.1.1.2.1.3.前言文档术语参考文档2.开发环境3.1.3.2.系统架构主板3.2.1.主板硬件框图3.2.2.3.2.3.3.2.4.3.2.5.3.2.6.3.2.7.3.2.8.3.2.9.模块模块2：时钟模块..........................................................................................18模块3：无线通讯..........................................................................................19模块6以太网接口........................................................................................24RS232/RS485电路SD卡模块电路...............................................................................................27.............................................................................................28USBHOST接口.............................................................................................30.............................................................................................................31硬件框图.........................................................................................................31.................................................................................................31.................................................................................................33.....................................................................................................................34.........................................................................................26直流量采集模块3.3.3.4.遥控遥信板3.3.1.3.3.2.3.3.3.遥信电路模块遥控电路模块遥测板3.4.1.3.4.2.3.4.3.遥测板框图.....................................................................................................34遥测电路模块.................................................................................................34电源模块.........................................................................................................383.4.4.................................................................................................................................40.............................................................................................40.........................................................................................................40.....................................................................................................................41.................................................................................................................41.........................................................................................................42.................................................................................................................44.........................................................................................................................45...................................................................................错误!未定义书签外形结构...........................................................................错误!未定义书签铭牌...................................................................................错误!未定义书签...................................................................错误!未定义书签案...................................................................................错误!未定义书签其他...........................................................................................错误!未定义书签3.4.5.元器件总成本：3.5.硬件测试方法4.FPGA逻辑设计4.1.子板逻辑4.1.1.架构概述4.2.主板逻辑5.结构工艺设计5.1.外观设计。5.1.1.5.1.2.5.1.3.。。终端内部结构。5.2.5.3.组屏方。。5.4............................................................................................................................................453

1.引言1.1.前言1.2.文档术语1.3.参考文档2.开发环境硬件设施：普通个人PC软件：protel99seCadence16.343.硬件详细设计3.1.系统架构AD采集板X4遥信遥控板X4电源板X1主板X1OMAP-L138+FPGA(EP3C25)FPGA(EP4CE6)+AD7606X2FPGA(EP4CE6)+24VLVDSTXLVDSRX+5VLVDSTXLVDSRXLVDSTXLVDSRXX8X8背板3.2.主板53.2.1.主板硬件框图短距离无线模块SRWF-1022GPS模块sUARTsUARTSIM卡座UARTGPRS/CDMA模块RS232/485芯片MMCSD1SD卡槽2路232/485接口UART*2两路直流量接口IICADC芯片ADS1015RMIIRJ45接口以太网DM9161OMAP138USB接口USB1(USB2.0HOST)LVDS0遥测遥信…FPGA*9EMIFAFPGA电源模块GPIO(控制信号与检测信号)LVDS8SPI遥控加密芯片时钟芯片温度传感器DDR2EMIFAGPIO作为同步信号内存芯片MT47H64M16HRDDR2SDRAM程序存储芯片MT29F2G08ABAEAWPNANDFLASH3.2.2.CPU核心板3.2.2.1.功能：保存各种数据，参数设置等其他需要保存的数据及给各功能模块提供逻辑接口。3.2.2.2.接口描述：32位RISC嵌入式ARM9+DSP内核CPU：OMAPL138ZWT，通过内置DDR2/mDDR控制器接口外扩1片32M/16位或64M/16位DDR2SDRAM：MT47H32M16HR/MT47H64M16HR；通过内置外部存储器接口（EMIFA）外扩1片128MBytesNandFLASH：MT29F1G08ABAEAWP-IT和一片FPGA:ALTERAEP3C25F256;通过内部集成的网络接口控制一片网络芯片：LAN8720A；CPU通过一个PWM口作为看门狗的定时喂狗信号来控制CPU的复位脚；此外，CPU核心板把CPU内部集成的外设接口（例如USB、UART、IIC、SPI、MMC/SD等）和GPIO口及FPGA的LVDS口引出到核心板接口上供其他功能模块接口使用。63.2.2.3.设计原理：1）DDR2因OMAPL138ZWT内部集成的RAM较小，需外扩一片RAM，可利用芯片内置的DDR2/mDDR控制器接口外扩一片32M或64M容量的DDR2SDRAM：MT47H32M16HR或MT47H64M16HR接口如Figure15-19所示，引脚定义如Table15-1所示；为满足信号完整性要求，需要在信号线进行端接处理。因只接了一片DDR芯片所以采用串行端接，原理图如下：75CPU_DDR_A[0:13]0402-27R±1%R1R2R3R4R5R6R7R8R27R52R51R54R53R56R55R58R57R59R60R61R650402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%U2CPU_DDR_D[0:15]CPU_DDR_DQ0CPU_DDR_DQ1CPU_DDR_DQ2CPU_DDR_DQ3CPU_DDR_DQ4CPU_DDR_DQ5CPU_DDR_DQ6CPU_DDR_DQ7CPU_DDR_DQ8CPU_DDR_DQ9CPU_DDR_DQ10CPU_DDR_DQ11CPU_DDR_DQ12CPU_DDR_DQ13CPU_DDR_DQ14CPU_DDR_DQ15DDR2_D0DDR2_D1DDR2_D2DDR2_D3DDR2_D4DDR2_D5DDR2_D6DDR2_D7DDR2_D8DDR2_D9DDR2_D10DDR2_D11DDR2_D12DDR2_D13DDR2_D14DDR2_D15CPU_DDR_A0CPU_DDR_A1CPU_DDR_A2CPU_DDR_A3CPU_DDR_A4CPU_DDR_A5CPU_DDR_A6CPU_DDR_A7CPU_DDR_A8CPU_DDR_A9CPU_DDR_A10CPU_DDR_A11CPU_DDR_A120402-27R±1%DDR2_A0M8G8DDR2_D0G2DDR2_D1H7DDR2_D2H3DDR2_D3H1DDR2_D4H9DDR2_D5F1DDR2_D6F9DDR2_D7C8DDR2_D8C2DDR2_D9D7DDR2_D10D3DDR2_D11D1DDR2_D12D9DDR2_D13B1DDR2_D14B9DDR2_D150402-27R±1%DDR2_A1M3A0A1A2DQ0DQ1DQ2DQ3DQ4DQ5DQ6DQ7DQ8DDR2SDRAM0402-27R±1%DDR2_A20402-27R±1%DDR2_A30402-27R±1%DDR2_A40402-27R±1%DDR2_A50402-27R±1%DDR2_A60402-27R±1%DDR2_A70402-27R±1%DDR2_A80402-27R±1%DDR2_A9M7N2N8N3N7P2P8P3MT47H32M16HRMT47H64M16HRA3A4A5A6A7A8A9A10A11A12R9R10R11R12R13R14R15R160402-27R±1%DDR2_A10M2DQ9DDR2_A11P7DQ10DQ11DQ12DQ13DQ14DQ150402-27R±1%DDR2_A12R2R69R70R710402-27R±1%CPU_DDR_BA0CPU_DDR_BA1CPU_DDR_BA20402-27R±1%DDR2_BA0L25CPU_DDR_BA[0:2]DDR2_BA1L3DDR2_BA2L1BA0BA1BA2VCC_1V8DA1E1J9M9R1R17R18R19R20R21R22R23R24R25R260402-27R±1%0402-27R±1%K9C1C3C5VCC_3V3D1,2,3,5,6ODTVDDVDDVDDVDDVDDDDR2_DQM0DDR2_DQM10402-27R±1%DDR2_DQS00402-27R±1%DDR2_DQS1DDR2_RASDDR2_CASDDR2_SDWEC2C4555555CPU_DDR_DQM0CPU_DDR_DQM1CPU_DDR_DQS0CPU_DDR_DQS1CPU_DDR_RASnCPU_DDR_CASnCPU_DDR_WEnCPU_DDR_CKECPU_DDR_CLKPCPU_DDR_CLKNGND1,2,3,5,61V8_LDO1,3DDR2_SDCKEK2DDR2_SDCKJ80402-27R±1%0402-27R±1%0402-27R±1%0402-27R±1%DDR2_SDCKE0402-27R±1%DDR2_SDCK0402-27R±1%DDR2_NSDCKCKECKC6J1K8CKVDDLC7DDR2_NSDCKC85A9C1C3C7C9E9G1G3G7G9VDDQVDDQVDDQVDDQVDDQVDDQVDDQVDDQVDDQVDDQC9555C10C12C14C16DDR2_NCS1L8CSC11C13C15R280402-27R±1%DDR2_NCS1DDR2_CASL7DDR2_RASK7CAS5CPU_DDR_CSnRASDDR2_SDWEK3WEDDR2_DQS1B7J2DDR_VREFA8UDQSUDQSVREFA3E3J3N1P9C170402-100nF±10%VSSVSSVSSVSSVSSDDR2_DQS0F7E8LDQSLDQSDDR2_DQM1B3A7B2B8D2D8E7F2F8H2H8J7DDR2_DQM0F3UDMLDMVSSQVSSQVSSQVSSQVSSQVSSQVSSQVSSQVSSQVSSQVSSDLVCC_1V8DWA2E2R3RFU1RFU2010402-27R±1%R80EBI_A15R1231C119R7RFU3R8RFU4RFU5%CPU_DDR_A1310402-100nF±10%K15CPU_DDR_A[0:13]1DDR_VREFW011/R124C136%1K/0402-100nF±10%12）NANDFLASH因OMAPL138ZWT内部集成的ROM较小，需外扩一片NANDFLASH，可利用芯片内置的EMIFA接口外扩一片1Gb或2Gb容量的NANDFLASH：MT29F1G08ABAEAWP-IT或MT29F2G08ABAEAWP-IT。外部存储器接口如Figure20-1所示，引脚定义如Table20-1、Table20-2、Table20-3所示；89外扩NANDFLASH如Figure20-14所示为了减少R/B#脚的延时时间，R/B#脚上接1K的上拉电阻。原理图如下：105,7EMA_A[0:9]U3EMA_A3EMA_A2NANDCLENANDALENANDOENANDWENANDCS161781892930313241424344EBI_D0EBI_D1EBI_D2EBI_D3EBI_D4EBI_D5EBI_D6EBI_D7EBI_D[0:15]5,7CLEALERE#WE#CS#IO0IO1IO2IO3IO4IO5IO6IO7VCC_3V3D5,7R375,7EMA_OEEMA_WER380402-1K±1%NAND_RBWP7R/B#WP#5NAND_RB193847DNU1DNU21234546454035332827R390402-470K±1%NC1NC2NC3NC4NC5NC6NC7NC8NC9NC10NC11NC12NC13NC14NC15NC16NC20NC21NC22NC24NC26NC27NC28610111415202122232426VCC_3V3DVCC_3V3D12343739VCCVCCVCCVCCC18C19C20C310402-100nF±10%0402-100nF±10%0402-100nF±10%0402-100nF±10%13253648SW1VSSVSSVSSVSSNANDCS5NAND_CSMT29F2G08ABAEAWP-ITA6HF-21023）FPGA因FTU需要采集的交流信号及遥信信号和控制的遥控信号众多，可利用EMIFA接口接一片FPGA进行预处理。核心板上的FPGA与功能板上的FPGA通过LVDS进行点对点通讯，将得到数据存放在各功能板相对应的存储区里供CPU读取。从而提高系统的实时性和简化电路设计。将FPGA作为SRAM存储器挂在CPU的EMIFA接口上，其接口示意图如Figure20-18的红圈部分所示；LVDS接口需外加端接电阻，参数见FPGA数据手册，其原理图如下。注：因所用FPGA芯片的实的LVDS接口的不同。真实的LVDS口不足，需使用一路仿真LVDS口。其端接电阻与真11SRAM接口安徽中兴继远信息有限公司4）以太网以太网芯片采用RMII接口的LAN8720A，CPU通过内部集成的EMAC（RMII）和MDIO与LAN8720A相连，来建立以太网的物理层连接，其接口示意图如Figure19-3所示，引脚定义如Table19-2所示12外围电路见数据手册，其原理图如下：5）看门狗看门狗电路选用的是Sipex公司的SP706REN-L，复位周期1.6S,持续时间200mS,采用软硬件控制，软件方式：CPU通过控制PWM口的输出来控制看门狗电路；硬件方式：通过按键控制/MR的电平来控制看门狗电路，原理图如下：13VCC_3V3DR265看门狗/MR/MR4U406PFIC30246125873PFOPWM0R263WDIWDOBRD_RSTnR264BRD_RSTn4MRRSTVCC_3V3DVCCGNDC301SP706REN-LVCC_3V3D6）供电电路为了防止输入电压过高保护后级的电源管理芯片，在+5V电源输入端加一保护电路，当输入高于5.8V是输出关断，外加一个LED用以指示。当5V_IN>5.8V时，LED亮。TP3SMD5V_INVCC_5VD1U4FB2271542IN0IN1OUT1OUT01RR55C27R88XC24XMCP0603F30063V61V61++ENFLAGC23DNG//FF0.1uF/50VX7Ru01u01NCP349MNAE20402-4.7K±1%5V_INVOLT_ERRD2LEDAnyvoltageover5.8Vwilltrigger"Overvoltage"condition.RedLED(LED1)willturnonandtheDCvoltagewillbeturnedoff.a)CPU供电：CPU供电为一多电源供电系统，其供电电流和上电顺序要求如下：14电源管理芯片采用TI公司的TPS650250RHBR，通过控制DC-DC使能端来控制各电平路参数见数据手册。原理图如下：的上电顺序。外围电1500000000000POWERFORCPU上电顺序逻辑电路如下，上电逻辑，+5V输入时_DCDC3拉高→VDCDC3输出VCC_1V3D→拉高EN_DCDC2→VDCDC2输出VCC_1V8D→拉高EN_DCDC1→VDCDC1输出VCC_3V3D.VCC_5VDVCC_5VDPOWERSEQUENCEINGGENERATIONW01WVCC_1V3D→VCC_1V8D→VCC_3V3DW/1001%R10915//14.7K/5%1/10WEN_DCDC11/KR110%R112R108%755.4//KKEN_DCDC277..443231VCC_1V3D1VCC_1V8DQ2MMBT3904LT1GSOT-23-3Q1MMBT3904LT1GSOT-23-32R111R1073311Q4Q3MMBT3904LT1GSOT-23-3MMBT3904LT1G2SOT-23-31K/1%1/10W21K/1%1/10Wb)FPGA供电FPGA推荐供电电源参数如下表:16VCCIO采用两种电平供电，为LVDS口供电的Bank1,2,3,5,6采用2.5V供电；其他Bank采用3.3V供电。电源芯片使用AS1301；内核供电TP8SMDVCC_3V3DU11AS1301L5CDRH3D14-4R7FB11VDD_1V2D413512INLXFB12+R145MCP0603F300C934.7uFC9222pFC30010uF/16V/ADNG59K1%EN2R14659K1%LVDS总线供电TP7SMD+3V3U10AS1301L4CDRH3D14-4R7FB101VCC_2V5D413512INLX2+R89MCP0603F300C914.7uFC8622pFC29910uF/16V/ADNG187K1%ENFB2R9659K1%POWERFORLVDSBUSOFFPGA3.2.2.4.可靠性设计（性能，EMC）：a)静电防护：无b)快速脉冲群防护：无c)浪涌防护：无3.2.2.5.成本估计：约380元173.2.3.时钟模块3.2.3.1.功能：为系统提供实时时钟。断电情况下该时钟能保持3年以上。3.2.3.2.接口描述：时钟芯片通过SPI总线与CPU相连。3.2.3.3.设计原理：断电时钟保持时间T=1200mAh*30%/(550nA)=654545小时=74年注：假设电池容量下降到70%时时钟芯片不能正常工作，1200mAh为电池容量。系统上电时电池才会给时钟，(3.3-0.6)>(3.6-0.6-0.6),VCC_3.3V给时钟芯片供电，D3为了防止3.6V给3.3V系统供电。芯片供电，仅当系统失电时3.6V183.2.3.4.可靠性设计本部分在公司以往各产品中使用效果良好，时钟精确度高。3.2.3.5.成本估计10元3.2.4.无线通讯3.2.4.1.功能1、GPRS/CDMA通讯：在终端与主站之间通过公网或者专网建立无线通讯，进行数据交换；2、GPS通讯：通过GPS进行终端定位；3、短距离无线通讯：本地调试用。3.2.4.2.接口描述1、GPRS/CDMA模块：CPU通过UART与GPRS/CDMA模块进行数据通讯，通过4个GPIO控制GPRS/CDMA模块的运行及网络灯指示。2、GPS通讯模块接口：因主CPU串口有限（只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA19通讯），故用软串口与GPS模块进行通讯，外加两个GPIO控制GPS模块的复位及唤醒。下图为软串口框图。3、短距离无线通讯：因主CPU串口有限（只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA短距离无线模块进行通讯，外加两个GPIO控制通讯），故用软串口与短距离无线模块的复位及睡眠。3.2.4.3.原理硬件采用插板结构，与主板分离，保持主板不动更换不同通讯模块，支持cdma，gprs通信模块。各模块对主板的接口统一定义。20由于该模块I/O口允许的输入最大电压是VEXT,即2.9~3V，所以输入信号需添加分压电路，这样输入信号大概被调整至2.7V附近，保证正常工作，另外，电阻R725按照数据手册看，由于该引脚内部已经上拉，所以该电阻可以省略，而且最好不要焊接，因为该脚允许的外接电压最大为VDDEXT，但以往产品设计的时候，都加了该电阻，尚未发现问题。21模块原理图电平转换电路22Sim卡接口需要注意的是，图中D1~D4四个静电防护器必须添加，替代以往该处使用的是集成TVS芯片UCLAMP0504，节约成本。2、GPS模块：GPS模块选用SKG16A，通过CPU的软串口将GPS信息传输给CPU.外加收发指示灯便于观察与调试。3、短距离无线模块：提供透明数短距离无线通讯采用上海桑锐电子科技有限公司的成品模块SRWF-1022，其据接口，能适应任何标准或非标准的用户协议，自动过滤掉空中产生的假数据，用户无需编制多余的程序，实现所收即所发。标准配置提供8个信道，可扩展到16/3223信道。满足用户多种通信组合方式。提供2个串口三种接口方式，COM1为TTL电平RS-232/RS-485接口，相对于软口的RS-232/RS-485接口，6到8倍），工作更加稳定。接口波特率为1200/2400/4800/9600/19200bps可选，格式为8N1/8O1/8E1用户自定义，可传输无限长UART接口。COM2为硬件的其带载能力更强（是软口的的数据帧，用户编程灵活。接口图如下；串口使用软串口。因短距离无线通讯采用的是成品模块，故只需在电路上加一相应的接口。3.2.4.4.可靠性设计1、基于无线公网模块的应用已经积累了一定经验，总得来说仍然是驱动层及应用程序层驱动层通过查询模块，获取链路状态；应用程序通过与上位的机通信超时机状态；一旦发现链路异常，即通过重启链路方式修复通信。双重保护，制判断链路3.2.4.5.成本估计210元3.2.5.以太网接口3.2.5.1.功能通过以太网，建立CPU和主站的连接。243.2.5.2.接口描述通过hpauto-mdix（交叉线自动侦测及切换）经过网络变压器连接到标准RJ45接头。3.2.5.3.设计原理网口电路主要是根据网络芯片LAN8720A的数据手册的网口推荐电路。网络连接和传输指示灯采用独立的LED灯指示。3.2.5.4.可靠性以往产品在实验中偶发发生以太网通讯时浪涌实验引起终端损坏或者重启等现象，随后改用独立网络变压器模式，大大降低出故障概率。3.2.5.5.成本估计8元253.2.6.RS232/RS485电路3.2.6.1.功能将UART信号转化成RS232信号或RS485信号，用于RS232或RS485通讯。3.2.6.2.接口RS232或RS485电路用过UART口与CPU相连。3.2.6.3.设计原理因RS232和RS485外接端子是共用的，故需一个双刀双掷开关进行切换。RS232电路和RS485电路熟电路。沿用其他产品的成3.2.6.4.可靠性该部分电路比较成熟，尚未发现问题3.2.6.5.成本估计44.6元263.2.7.SD卡模块电路3.2.7.1.功能存储数据及参数。3.2.7.2.接口SD卡模块通过CPU的内置SD卡控制器接口与CPU相连。3.2.7.3.设计原理所有数据线上都加个47K的上拉电阻用来防止振荡输入将引起非期望的高电流损耗和进行卡侦测。各数据线上外加一静电防护器件防止插拔SD卡时产生的静电干扰。3.2.7.4.可靠性273.2.7.5.成本估计8元3.2.8.直流量采集模块3.2.8.1.功能用以采集外接电压型（0~48V）/电流型（4~20mA）传感器信号。3.2.8.2.接口外部传感器信号通过直流量采集模块的信号转换后经AD芯片的IIC总线传输给CPU。3.2.8.3.设计原理直流采样部分比较关键的是AD的隔离输入电路，现采用的是线性光耦电路，在有效隔离的条件下保证输入输出的线性度。应用线性光耦合器组成的模拟信号隔离电路的线性度好，电路简单，有效地解决了模拟信号与单片机应用系统的电气隔离问题。驱动级、缓冲级采用组合型运算放大器,可使线性度提高。如下图：电路主要由HCNR200型线性光耦和配套外围电路组成。HCNR200型线性光耦由发光二极管D1、反馈光电二极管D2、输出光电二极管D3组成。当D1通过驱动电流If时,发出红外光(伺服光通量)。该光分别照射在D2、D3上,反馈光电二极管吸收D2光通量的一部分,从而产生控制电流I1。该电流用来调节输出电流I2与D1发出的伺服光通量成线性比例。令伺服电流增益K1=I1/If，正向增益K2=I2/If，则传输增益K3=K2/K1=I2/I1,K3的典型值为1。然后通过运放将I2转化成电压，If以补偿D1的非线性。输出光电二极管D3产的生供AD采集。此电路中K1=I1/IF≈R180/R181=20/10000=0.2%,I2≈I1=0.2%IF,VAD_DC2=R184*I2=136*IF≈136*IDC2。稳压管D55用于提供5.1V电压供运放工作。VCC通过R185、R186分压后给运放U35提供一个偏置电压，以补偿U37，D55损耗的电流。当输入为电压时，通过拨码开关使输入信号接到电压转电流电路,I=(DCV1*R65/(R65+R63))/R5228=0.377*DCV1(mA),DCV1=0~48V,故I=0~18.1mA。293.2.8.4.可靠性3.2.8.5.成本估计25元3.2.9.USBHOST接口3.2.9.1.功能用于本地程序升级及调试3.2.9.2.接口USBHOST接口通过CPU内置的USB2.0接口与CPU相连，支持USB2.0高速(480Mbps)全速（12Mbps）/低速（1.5Mbps）三种模式。3.2.9.3.设计原理1原理图如下：因CPU内部集成了USB2.0控制器，所以只需在电路上加一接口电路。此电路沿用其他产品的成熟电路。303.2.9.4.可靠性该电路经过之前的产品反复验证，已经基本成熟，风险较低。3.2.9.5.成本估计1.5元3.3.遥控遥信板3.3.1.硬件框图1#光隔离电路滤波限流电路2对差分信号线主板遥信LVDS接口LVDS48GPIO输FPGA入48#光隔离电路滤波限流电路侧管极二耦光出输24V电源V3.3LDO5V输入5V电源3.3.2.遥信电路模块3.3.2.1.功能用于外部24V直流开入信息的可靠采集，并通过FPAG实现的LVDS总线上送信息到31主板。3.3.2.2.接口提供给外部开入信号的为无源24V共负极接口方式，物理接口端子为间距3.5mm的插拔式接线端子；与主板交换信息给的接口方式为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。3.3.2.3.原理设计1、模块由信号处理电路部分和采集上传部分组成。单路信号处理电路原理如下图：2、采集上送功能电路在FPGA芯片EP4CE6E22C8内部实现。96路经上述信号处理电路传到FPGA的I/O口，芯片把I/O口信息受到主板通过LVDS发送过来的上的FPGA信息3、考虑到系统机械结构和信号的上，最多4块插板能实现采集96路外部信号，输过来的信号输入直接采集存储到内部寄存器，在接查寻要求时，再把内部寄存器的信息调理成LVDS信号发送到主板处理芯片上。实际分布情况，把信号设计成6路一组，4组信号分布在一块系统插板4块插板通过LVDS与主板实现点对点通讯式信息交换。3.3.2.4.可靠性1、信号处理电路经过前期的FTU产品反复验证，成熟，可。靠EMC性能达标。2、采集上送功能电路由可编程芯片实现，且LVDS模块基本成熟，风险较低。3.3.2.5.成本估计单路材料成本包含光耦、电阻、电容、二极管、发光管等。批量采购估计为：1.2元/路。323.3.3.遥控电路模块3.3.3.1.功能通过FPAG实现的LVDS总线接受主板的遥跳、遥合命令信息，并通过I/O口控制驱动板载功率继电器动作，从而实现对外部开关装置的控制功能。3.3.3.2.接口提供给外部开关装置的接口为继电器无源空触点，带载能力为：10A220VAC或10A口端子为间距5.08mm的插拔式接线端子；与主板的接口方式为LVDS高速，物理接口端子为哈丁板卡连接端子。30VDC，物理接差分总线3.3.3.3.原理设计1、模块的驱动输出部分原理图如下：2、设计思路是：主板信息通过LVDS总线制的对应I/O管脚，把对应管脚由默认的到如上图中的YK1标识处驱动光耦，通过光耦实现隔传输过来，FPGA芯片EP4CE6E22C8内部实现LVDS差分信号的接收解析，确认需控高电平输出，转换成低电平输出，对应的管脚连接离驱动功率继电器。4、考虑到系统机械结构和信号的实4组信号分布在一块系统插板上，最多4块插板控制，4块插板通过LVDS与主板实现讯式信息交换。5、继电器的选型要考虑触点负荷，继电体积及价格。际分布情况，把信号设计成2路（遥跳、遥合）一组，能实现采集16组32路外部开关设备的点对点通器的3.3.3.4.可靠性1、驱动电路经过前期的FTU产品反复验证，成熟，可靠。EMC性能达标。由可编程芯片实现，且LVDS模块基本成熟，风险较低。2、信息接收处理功能电路3.3.3.5.成本估计单路材料成本包含光耦、电阻、二极管、继电器等。批量采购估计为：13元/路。333.4.遥测板3.4.1.遥测板框图2对差分信号线1#AD芯片型号AD7606主板遥信LVDS接口LVDS4路PT16位数据总线44常闭输入输处口4路CT1#模拟开关型号ADG1634FPGA4常开输入4路CT2#AD芯片AD控制总线型号AD760644常闭输入输处口4路CT1#模拟开关型号ADG1634模拟开关控制总线4常开输入4路CT3.4.2.遥测电路模块3.4.2.1.功能用于外部交流电压、电流信息的可靠采集，并通过FPAG实现的LVDS总线上送信息到主板。3.4.2.2.接口输入通过装置内部高精度CT、PT获取外部交流信号，物理接口端子为间距8mm的插经AD芯片接口方式为LVDS高速差分总线拔式航空接线端子；获取的交流信号转换并实时上传信息给主板，输出与主板的，物理接口端子为哈丁板卡连接端子。3.4.2.3.原理设计1、交流信号前级采集调理电路的原理如下：342、信号的选择电路原理图如下：电路由模拟开关芯片ADG1334构成。模拟开关对信号的隔离和信噪抑制能到达-70DB。具体性能见下图（引用自芯片数据手册）。3、信号滤波采集电路原理如下。35此电路主要采用芯片AD7606模数转换芯片实现，AD7606工作在并行方式，无过采，模拟信号的输入范围为-5V~+5V，采用外部参考电压标准，外部参考电压由芯片REF5025A提供。4、AD芯片控制和LVDS电路原理图如下。36FPGA芯片供精准的采样间隔时间，内部寄存器组提供数据的缓存空间，内部的LVDS电路把缓存空间的数据调理成LVDS信号发送到主板EP4CE6E22C8内部实现与AD芯片AD7606的总线接口电路，内部定时电路提。373.4.2.4.可靠性1、AD采集电路前期经过反复验证，功能稳定可靠，对比以前的模拟信号电路在采样精度上有很大的提高。EMC性能达标的关键在PCB设计时要预留足够安全间距。2、电路中预留TVS管，保护芯片不受高压损坏，并预留安全地PGND改善EMC性能。3、AD控制和LVDS电路由可编程芯片实现，且LVDS模块基本成熟，风险较低。3.4.2.5.成本估计单路材料成本包含互感器、电阻、电容、AD部件、模拟开关部件等。批量采购估计为：25元/路。3.4.3.电源模块3.4.3.1.功能此模块把外部电源模块提供的电源经EMC可靠性处理后，分成3路24V电源。其中一路再经DCDC芯片降压处理后给装置提供可靠的24V、12V和5V电源；第路二提供给外部操作回路使用，第三路给开入回路使用。此外本模块还实现了电源电池管理功能的控制和检测。3.4.3.2.接口输入物理接口端子为间距5.08mm的插拔式端子；输出物理接口端子为哈丁板卡连接端子。3.4.3.3.原理设计1、电源部分的原理图如下：38图中输入电源经共模抑制和滤波电路后再经气体放电管和压敏电阻对浪涌波形吸收处理后的24V电源一路供给DCDC隔离模块，最后再经DCDC芯片降压产生5V和12V装置内部主电源；第2、3路分别再次经共模抑制和滤波电路和气体放电管和压敏电阻处理后供给外部操作回路、开入回路使用；2、电源电池管理功能的控制和检测原理图如下：此电路实现装置对后备蓄电池的充放电状态的监控及控制。包括电源故障、电池欠压、活化状态采集；电池活化启动、退出控制及电池退出控制等。393.4.3.4.可靠性在4级极度恶劣电磁环境下此电路对浪涌等EMC干扰的抑制性能有待进一步的验证，具有一定风险。可算是硬件设计的疑难点。3.4.3.5.成本估计材料成本包含压敏电阻、安规电容、共模电感、DCDC模块、DCDC芯片等。批量采购估计成本为：250元。3.4.4.元器件总成本：380元415元核心板CPU板342元252元电源板背板880*4=3520元223*4=892元800遥测板*4遥信遥控板*4机箱总计6601元3.5.硬件测试方法依据硬件设计规范要求的性能指标如信号完整性、电源纹波等，列出本次设计与性能指标对应的信号、测试点。测试点1)：CPU系统电源，+3.3V2):DDR2芯片电源，+1.8V3):CPU内核电源，+1.3V4）：USB内核电源，+1.2V5）：USB物理层1.8V电源，+1.8V5):485通讯电源，+3.3V6):直流量采集电路电源电压，+5V7):FPGA内核电源，+1.2V8):LVDS总线电源，+2.5V7):SPI通讯线；8）：I2C通讯线；9）：sUART/UART通讯线；404.FPGA逻辑设计分为子板逻辑和主板逻辑两部分。4.1.子板逻辑子板逻辑如下图：AVALON-MMAVALON-MMIDFIFOTXFIFORXFIFOLVDSAVALON-MMAVALON-MMSLAVEAD7606_INTERFACESLAVEtransmitterFIFOCONTROLFSMNIOSIIAVALON-MMAVALON-MMLVDSRECEIVERIO_INTERFACESLAVEAVALON-MMAVALON-MMSLAVEEPCSFLASHCONTROLLERLVDS收发部分的逻辑如下：10BIT1BIT8BITTX异步FI