高二物理竞赛课件电路中的指令寄存器（IR）和译码器

电路中的指令寄存器（IR）和译码器电路中的指令寄存器（IR）和译码器在设计的简易计算机中，指令代码是8位，所以指令寄存器可选用一片有8个D触发器构成的74LS374实现。由于简易计算机只有3条指令LD、ADD和HALT，所以指令译码器可选用3片8输入单与非门T090实现。指令寄存器及译码器逻辑电路如图5.30所示。由图不难看出，当操作码为00111110时，q1=1；操作码为11000110时，q2=1；当操作码为01110110时，q3=1。图中CLK就是CP。控制电路设计

控制功能：微操作取指令周期

t0：MAR←PCMAR←PC

t1：MBR←M[MAR]MBR←M[MAR]，PC←PC+1

t2：IR←MBRIR←MBR执行指令周期MOVq1t3：A←R，T←0，T←0

LDIq2t3：MAR←PCMAR←PC

q2t4：MBR←M[MAR]MBR←M[MAR]，PC←PC+1

q2t5：A←MBRA←MBR，T←0

LDAq3t3：MAR←PCMAR←PC

q3t4：MBR←M[MAR]MBR←M[MAR]，PC←PC+1

q3t5：MAR←MBRMAR←MBR

q3t6：MBR←M[MAR]MBR←M[MAR]

q3t7：A←MBRA←MBR，T←0表5.10控制功能与微操作对每种微操作，将有关的控制功能综合在一起，用xi表示，得到微操作表，见表5.11。控制功能：微操作t0：MAR←PCMAR←PCt1：MBR←M[MAR]MBR←M[MAR]，PC←PC+1t2：IR←MBRIR←MBRq1t3：A←RA←R，T←0q2t3：MAR←PCMAR←PCq2t4：MBR←M[MAR]MBR←M[MAR]，PC←PC+1q2t3：A←MBRA←MBR，T←0q3t3：MAR←PCMAR←PCq3t4：MBR←M[MAR]MBR←M[MAR]，PC←PC+1q3t5：MAR←MBRMAR←MBRq3t6：MBR←M[MAR]MBR←M[MAR]q3t7：A←MBRA←MBR，T←0

微操作表x1=t0+q2t3+q3t3MAP←PCx2=q3t5MAP←MBRx3=t1+q2t4+q3t4PC←PC+1x4=x3+q3t6MBR←M[MAR]x5=q2t5+q3t7A←MBRx6=q1t3A←Rx7=x6+x5T←0x8=t2IR←MBR3．控制电路设计根据所写出的微操作表，选用D触发器构成的寄存器实现逻辑电路，如图5.28所示。图5.28简易计算机逻辑图4．程序计数器（PC）图5.29程序计数器PC逻辑图图5.30指令寄存器及译码器逻辑5．指令寄存器（IR）和译码器5.3.3逻辑部件的设计逻辑部件的设计就是选择适当的芯片完成图5.27所示各部件的功能。随着电子技术的发展，芯片的品种越来越多，特别是大规模集成电路、可编程逻辑器件的迅速发展，给逻辑电路的设计带来了极大的方便。完成同一逻辑功能的设计方案可以有许多种，所以芯片的选取也不是唯一的。芯片的选取首先应考虑的是逻辑功能；其次，还要考虑其他一些性能指标，如芯片的频率参数、芯片的带负载能力、耗散功率、环境温度要求，各部件对输入、输出信号的要求等。若在一个系统中同时选用了TTL和CMOS芯片，还应考虑电源电压及信号电平的匹配等问题。总之，芯片的选择必须在满足系统逻辑功能和实际要求的前提下，尽量简单、经济、可靠。5.3.3逻辑部件的设计1．存储器1）存储器模块（M）在计算机运行过程中要对存储器进行读写操作，因而应选用RAM存储器。在前面设计的简易计算机中，把存储器只作为存储指令的部件。在运行过程中只对它进行读操作，而不进行写操作，所以把上述3条指令固化到EPROM2764中。因为3条指令共有5字节机器码，所以只使用2764中的5个存储单元，且仅需用3条地址线。因为字长是8位，所以使用8条数据线，如图5.31（a）阵列图所示。当地址线A2A1A0=000时，W0为高电平，存储器中相应内容被读到外部数据总线上，即W0=1时有D7～D0=00111110。片选端可接地，即=0，使该片总是处于选通状态。外部引脚连接图如图5.31（b）所示5.3.3逻辑部件的设计（a）内部点阵图（b）外部引脚连接图图5.31存储器阵列图5.3.3逻辑部件的设计2）存储器地址寄存器(MAR）存储器地址寄存器MAR用于存放当前要访问的存储单元的地址。简易计算机中，存储器只使用了5个存储单元，所以可用3个D触发器实现其功能。现选用6位D触发器芯片74LS378，只使用其中3位D触发器。只要将寄存控制信号接到378的端就能完成按寄存命令寄存地址的功能，其连线图如图所示。5.3.3逻辑部件的设计3）数据寄存器（DR）数据寄存器是用来暂时存放从存储器中读出的指令和数据。由于存储器的数据是8位，所以必须用8位D触发器，又由于数据寄存器直接与总线相连，所以必须选用三态输出电路，故选用带三态输出的8位D锁存器74LS373，如图所示，当寄存命令x2=1，且时钟信号CP到来时，将地址被选中的存储单元中的数据D0～D7存入DR。当E=x2·CP=0时，已寄存的数据被锁存；为三态控制端，当=l时，输出呈高阻态Z，只有当=0时，才把所存数据送到数据总线。5.3.3逻辑部件的设计2．算术逻辑部件1）累加器（A)用来存放操作数和中间结果的寄存器称为累加器。由于数据是8位的，故用8位D触发器74LS377，用信号控制片选端，决定是否将总线的数据存入。其逻辑图如图5.34所示。2）加法器（FA）及和数寄存器（SR）用两片4位全加器74LS283完成两个8位数加法