数字视频广播中rs编码器的应用

数字视频广播中rs编码器的应用

1、数字视频广播的编码sr纠正码是一种具有高纠正率的线性分组代码。广泛应用于数字通信、数字视频广播、磁盘、光刻机等领域。有线数字视频广播(DVB-C)、卫星数字视频广播(DVB-S)与地面数字视频广播(DVB-T)中的外编码器都采用了RS(204,188)纠错编码。数字视频广播系统中RS(204,188)码是RS(255,239)的缩短码,是在GF(22、rs码的生成RS纠错编码是在有限域基础上得到的。有限域又称伽罗华域(GaloisField),是由q=2RS码是q进制BCH码的特殊子集,其码字的符号取值域与g(x)的根所在域相同,均在GF(q)上。长为n=q-1,最小码距为δ的RS码的生成多项式为:若取i=0,则:由此生成一个q进制的(q-1,q-δ)RS码,它的最小码距为δ。其中α为GF(q)上的本原元素。在(n,k)RS码中,输入信号每k·m比特为一码字,每个码元由m比特组成,因此一个码字共包括k个码元。一个能纠正t个码元错误的RS码的主要参数为:字长n=2RS码能够纠正t个m位二进制错误码组。至于一个m位二进制码组中到底有1位错误,还是m位全错了,并不会影响到它的纠错能力。从这一点来说,RS码特别适合于纠正突发错误,如果与交织技术相结合,它纠正突发错误的能力则会更强。因此RS码广泛应用于既存在随机错误又存在突发错误的信道上。3、rs码的形成和作用在数字视频广播系统中,一个符号是一个8位的字节,共有256种符号,这256种符号组成伽罗华域GF(2RS编码电路与一般循环码的编码电路类似。循环码的编码电路可采用乘法电路或除法电路来实现。若采用乘法电路,编码后的码字为非系统码;若采用除法电路,则可得到系统码。由于系统码的解码比非系统码简单,为了降低解码的复杂性,宜采用除法电路实现编码。除法型编码电路的主要部分是由一系列的移位寄存器、多项式加法器及伽罗华域乘法器组成。DVB数字视频广播系统中RS编码器的电路框图如图1所示。图中的编码器为r级编码器,这里r=n-k=204-188=16,即含有16个反馈系数。根据式(2)和多项式p(x)=x图1中的加法器是模256的多项式加法器,乘法器是模256的伽罗华乘法器,移位寄存器采用8位并入并出的移位寄存器。对于每一个RS码c=(c每一个码字多项式c(x)都是g(x)的倍式,即其中,m(x)是最高为238次的多项式。要生成RS(255,239),可得式中:q(x)是用g(x)除x若将m(x)作为由239个信息字节组成的信息多项式,将r(x)作为由16个校验字节组成的校验多项式,则由上式可见,信息字节和校验字节在RS(255,239)码中前后分开,不相混淆,形成系统RS码。RS编码器就是要用多项式除法找到用g(x)除x16m(x)所得的余式r(x),从而确定校验字节。对于截短的RS(204,188)码,由于附加的51个0字节位于m(x)的高位,在做除法时可不予考据,就用188个信息字节组成信息多项式作为m(x)即可。电路的工作过程如下:电路开始工作时,16级移位寄存器全部清零,输入数据直接传送到输出端。同时输入数据跟最后一级移位寄存器的输出异或后反馈到各级移位寄存器中。反馈数据跟反馈系数进行伽罗华乘运算,再跟前一级移位寄存器的输出异或后进入后一级移位寄存器。经过188次移位后,输出开关切换到最后一级移位寄存器的输出端,同时反馈网络开关切断反馈数据,电路准备输出校验字符。经过16次移位后,输出全部校验数据,同时整个电路复位,回到初始状态。这样共经过204次移位后,得到了204字节的码字,从而完成了编码。4、fpga器件的选择随着微电子制造工艺的发展,可编程逻辑器件取得了长足的进步。今天已经发展成为可以完成超大规模组合逻辑与时序逻辑设计的现场可编程逻辑器件(FPGA)和复杂可编程逻辑器件(CPLD)。FPGA具有设计灵活、开发周期短、投资少、集成度高、可靠性好、可反复编程的优点,逐步成为复杂数字硬件电路设计的理想首选。用FPGA试制功能样机,能以最快的速度占领市场。本设计选用FPGA器件进行编译,采用VHDL(VHSICHardwareDescriptionLanguage)语言进行设计输入。具有以下优点:作为一种标准化的硬件描述语言,VHDL语言利于由顶向下设计,利于模块的划分与复用,有良好的可移植性和通用性,对电路参数的修改和电路性能的模拟也较为方便,在描述复杂的数字电路时比原理图输入法具有更大的优越性。经过模拟验证后的设计文件转换成比特流文件或可编程只读存储器格式文件后,就可以对FPGA器件进行配置了。伽罗华域乘法器是RS编码器中的关键电路,它完成两个m比特数在有限域GF(2m)中的乘法运算。以下是GF(28)乘法器的VHDL程序。数字视频广播系统中的RS编码器使用了16个常系数伽罗华域乘法器,其逻辑表达式可以由上面的乘法器化简得出。常系数伽罗华域乘法器也可以使用查找表结构实现。在某些情况下,使用查找表结构实现的乘法器速度可能更快。查找表是一个只读的存储器件,本文RS编码器中伽罗华域乘法器所使用查找表的输入是一个8位二进制数,作为256个存储单元的寻址地址,其输出是一个查找得出的8位二进制数。5、硬件环境及编码电路用FPGA实现RS编码电路,具有设计灵活、性能可靠、成本低廉等一系列优点,便于修改编码电路的参数,且便于与其它电路的集成,可应用于多类通信和广播电视设备中。本设计使用Altera公司QuartusII8.0版软件进行编译,设计输入采用VHDL语言,选用StratixII系列的EP2S60F484C3ES器件。资源分配情况为使用195个ALUTs,151个