并行采样技术在煤矿中的应用

并行采样技术在煤矿中的应用

1采样时钟和信号控制近年来，国内数字波器的研究取得了迅速发展，最大采样率达到2gpss。但更高采样率的数字示波器仍未出现,根本原因在于其核心器件高速模数转换器(ADC)难以获得。高实时采样率是高性能数据采集系统的一项重要指标。为了提升采样速度,一般采用等效采样技术和多路并行采样技术。前者适用于周期信号,后者适用任何信号,但对各路信号的延迟和增益要求较高。为此,采用多路并行采样技术实现高采样率系统就有其重要的意义和必要性。多路并行采样技术是一种利用多片较低采样率的ADC来实现较高采样率的技术。于是,对各ADC采样时钟和信号的控制是关键,通常有两种实现方式:一种是采用延迟线的方式,另一种是采用时间交替并行采样的方式。由于在PCB板级上做精确的时钟和信号延迟有相当大的困难,一般都采用后者,即将输入信号同时送到多个通道,A/D转换器按照各自分相的采样时钟工作,整个系统的采样率为多片A/D采样率的总和。基于时间交替并行采样技术,本文设计了一种超高速并行数据采集系统,提高了系统采样率,从而为实现中高端测试仪器奠定了坚实的基础。2信号和数据处理基于时间交替并行采样技术,实现高采样率和深存储深度,构架了如图1所示方案的数据采集系统。该系统采用四片3Gsps的ADC来实现双通道6Gsps的采样率,以现场可编程逻辑器件(FPGA)为核心逻辑控制单元,用DSP作为数据处理和人机交互控制单元,用DDR2内存条作为深存储单元。其中模数转换器采用ADC08xxxx,采样时钟输入为1.5GHz差分时钟,内部上下沿分时采样;FPGA采用Xilinx公司Virtex5器件,内部BlockRAM和逻辑资源丰富,并可实现内部最高550MHz信号的实时处理;DSP采用ADI公司Blackfin系列BF531,它处理速度快,且外部接口丰富。为了提高系统的可靠性,板级的信号通路和时钟通路都采用了差分信号的传输方式。被测信号经信号调理通道转换为差分信号送入ADC进行转换。时钟产生模块产生采样时钟并将单端的时钟转换为差分时钟,并同时输出至四片ADC。FPGA接收ADC的差分数据和同步时钟,把数据经降速和同步进入FIFO,再送入DDR2内存条进行深存储,或者是传送到DSP处理和显示。在对数据处理的过程中,DSP需协同两个FPGA作相应的控制和数据处理。当DSP需要数据时,则根据触发条件和方式分别从相应的FPGA把数据取出进行处理和显示。DDR2内存条在整个系统工作的过程中的作用是把相应的数据进行深存储,其主要逻辑控制由FPGA产生,读写控制命令与读写地址由DSP控制。3采样率高,存储不易与一般的数字采集系统相比,该系统实现的采样率极高,且具有大容量的存储,在实现的过程中必然会遇到许多技术难题。现对其中的几个关键技术做详细分析和实现。3.1fpga时钟采样高采样率必然要求高速的采样时钟与之匹配,这对其产生和控制提出了挑战。本系统时钟主要有采样时钟和数据传输时钟2部分,具体的系统时钟方案如图2所示。采样时钟经由外部50MHz晶振倍频到1.5GHz差分时钟输入到各ADC,再由各ADC输出数据流的同步375MHz差分时钟到FPGA,作为FPGA数据流传输的驱动。在FPGA中先把差分时钟转换为单端时钟以便FPGA内部做处理,经IDDR与数据同步四选一再进入FIFO。该时钟的分频输出同时也作为DDR2的驱动控制时钟,以实现大容量的存储。FPGA与DSP之间的数据传输的时钟采用DSP产生的时钟,以适应DSP的低速传输。数据传输方式采样异步握手传输技术。由此可以看出,前端产生的1.5G采样时钟是关键,要求信噪比高,抖动小。本设计采用LMX2531作为倍频时钟的主芯片,再采用LMK01xxx作为单端转差分的驱动电路,同步输出四路时钟给四个ADC。LMK01xxx在输出1.5G时钟时的抖动在25fs,从而对后端采样提高ENOB(有效比特数)打下了良好的基础。采样时钟相位延迟是采用分时并行采样技术的系统实现高采样率的关键所在,而对高频采样时钟做精确地相位延迟更是难上加难。ADC08xxxx内部有时钟延迟调节器,并可以通过软件的配置来达到0.2ps的步进精度,但其内部采样方式为上下沿分时采样。为此,各ADC之间的1.5GHz采样时钟相位延迟应为90度,即166.7ps。3.2客流控制单元存储控制高性能的时钟源是基础,而对数据流的控制与存储就是功能的体现。模拟信号经过ADC采集输出的数据速率较高,不能实现实时处理,需要将高速数据先缓存起来。通常构成高速缓存的方案有FIFO(先进先出)方式,双口RAM方式,高速SRAM切换方式3种。基于深存储技术,本设计采用了FIFO+DDR2SDRAM双重存储构架。虽然采用了并行采样技术有效地降低了单片ADC采样数据流的速率到3GHz,但当前的存储器无法达到这么高的存储速度,为此本系统对ADC采用了数据流输出1︰4模式,使得数据流的速率变为了750MHz进入FPGA进行后期处理。数据流的速度下降带来了大量并行的数据流,这对数据流控制提出了挑战。具体的数据流的流向和分相存储构架如图3所示。从图中可以看出,差分信号进入ADC中进行时间交替并行采样产生了750MHz的16×8位的数据流,再送入FPGA中进行IDDR降速行成375MHz的16×16位的数据流,并进行时钟同步再送入FIFO进行存储。若是数据差分输入在进入FPGA时有I/O引脚交换,则在IDDR之后加一级引脚交换的步骤。在此过程同步时钟始终参与了数据流的传输,其中的时序保证是设计的关键。根据高速大容量存储技术,FIFO过后就进行数据流的分相存储以保证数据传输和处理的正确性。由存储控制单元来控制存储的过程,当需要大容量的存储的时候就把DDR2SDRAM的写使能开启,按预定的顺序存入;当需要数据显示的时候就把其中的数据读出传送到DSP做拼合处理和显示。在这过程当中具体需要哪些数据则需要由触发系统定位产生相应的地址,根据该地址来从DDR2或直接从FIFO读出数据。3.3pcb的布板及电流回流控制由于整个系统都处于高速传输状态,所以在调试的过程中不可避免的会遇到了数据失配的问题。经查证,PCB的布板对数据的传输有很大的影响,容易引起信号完整性问题。该问题的主要原因是信号上升(或下降)时间的减少以及它与电路板上杂散电感和杂散电容的电抗特性之间的相互作用。导致信号完整性问题的一个基本原因就是缺少对信号回流电流的控制。于是对PCB的布板总结了如下的原则:板层的各信号层之间要有地隔离层,不同电平信号走线要隔离,对重要的时钟和信号线要充分隔离和滤波以减小抖动;高速数据线应控制在5cm以内,并保持相应的等长和阻抗匹配,同时应尽量减少过孔,对于1.5GHz的时钟线更要严格等长以保证延迟的精确度;在布电源时应充分考虑各个电源的电流回流过程;ADC输出的时钟线要接到FPGA的全局时钟接口,这样能保证ADC采样同步时钟的抖动做到最小,并到达FPGA片内任一CLB的延迟最小;另外布线的时候可根据布线需要交换ADC输出的任意一路LVDS信号的P、N端,解决表层走线交叉不得不打孔的情况。4系统初始化过程DSP是系统控制与数据处理的中心,协调各部件及人机交互工作,主要完成系统初始化、数据采集和存储的控制命令发送,并读回数据进行处理与显示,具体的系统采集过程程序流程如图4所示。系统初始化过程主要对前端信号通道、触发通道、时钟产生电路、ADC参数、FPGA复位和DDR2控制参数的设定等。初始化过后系统开始采集数据,待触发信号到来之后选择进行深存储与一般的小容量FIFO进行分相存储。之后对存储器标志位的判断来决定读数据操作。DSP把读回的数据进行相应的处理和显示,包括对各路数据的拼合与校正、信号的运算处理、刷屏处理等。5fft数据处理基于时间交替并行采样技术,本设计成功实现了6Gsps双通道的实时信号显示。输入50MHz正弦波信号,系统屏幕显示如图5所示,时基档为5ns/格,每格三十个采样点,每周期共120个采样点。经对该6Gsps波形数据进行FFT分析,得出如图6所示的频谱图,并计算得出波形的信噪比(SNR)为37.5530,有效位数(ENOB)为5.9457。波形的频谱比较理想,只在1.5GHz和3GHz处有部分干扰,主要由于采样时钟引入噪声的影响。若采用100MHz正弦波信号输入,实测的SNR为36.9673,ENOB为5.8484。系统若再用软件非均匀采样校正技术校正,仍可提高ENOB和SNR指标。分析得出,该系统有6Gsps的极高实时采样率和高达256MB的存储深度,同时信噪比和有效位数指标均达到同类产品水平。6关键技术研究基于时间交替并行采样技