异步二进制加法计数器专题名师优质课获奖市赛课一等奖课件

第6章存放器与计数器

第1页16.1存放器与移位存放器

主要内容：

触发器组成存放器集成存放器74LS374/74HC374/74HCT374移位存放器五种输入输出方式触发器组成移位存放器4位集成移位存放器74LS194移位存放器应用举例第2页26.1.1存放器

在数字电路中，用来存放二进制数据或代码电路称为存放器

。上述存放器存放时间？10101010第3页3

集成存放器74LS175第4页4课外查资料：了解集成存放器74LS373与74LS374。74LS175真值表第5页56.1.2移位存放器

移位存放器5种输入输出方式：（a）串行输入/右移/串行输出

（b）串行输入/左移/串行输出第6页6（c）并行输入/串行输出

（d）串行输入/并行输出

第7页7（e）并行输入/并行输出

第8页8第9页91.串行输入/串行输出/并行输出移位存放器：下列图所表示为边缘D触发器组成4位串行输入/串行输出移位存放器。串行输入1010第10页10（a）存放器清零0000000第11页11（c）第2个CP脉冲之后（d）第3个CP脉冲之后0000第12页12（e）第4个CP脉冲之后1010第13页13例6-1对于图6-4所表示移位存放器，画出下列图所表示输入数据和时钟脉冲波形情况下各触发器输出端波形。设存放器初始状态全为0。第14页142.集成电路移位存放器惯用集成电路移位存放器为74LS194，其逻辑符号和引脚图如图所表示。

第15页15第16页16例6-2利用两片集成移位存放器74LS194扩展成一个8位移位存放器。

第17页17例6-3由集成移位存放器74LS194和非门组成脉冲分配器电路如图所表示，试画出在CP脉冲作用下移位存放器各输出端波形。第18页186.2异步N进制计数器主要内容：异步n位二进制加、减计数器电路异步n位二进制计数器电路组成方法异步3进制加计数器电路异步6进制加计数器电路异步非二进制计数器电路组成方法第19页19

能够对输入脉冲个数进行计数电路称为计数器。普通将待计数脉冲作为CP脉冲。电路结构：触发器＋门电路。N个触发器可表示N位二进制数。第20页20计数器二进制计数器十进制计数器N进制计数器加法计数器同时计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······第21页216.2.1异步n位二进制计数器

1.异步2位二进制加计数器第22页22工作原理分析第23页23异步2位二进制减计数器第24页242.异步n位二进制计数器其组成含有一定规律：(a)异步n位二进制计数器由n个触发器组成，每个触发器均接成T′触发器。(b)各个触发器之间采取级联方式，其连接形式由计数方式（加或减）和触发器边缘触发方式（上升沿或下降沿）共同决定。例子第25页256.2.2异步非二进制计数器1.异步3进制加计数器异步3进制加计数器以异步2位二进制加计数器为基础组成。要实现这一点，必须使用带异步清零端触发器。计数脉冲Q1Q00001012103114（再循环）00计数脉冲Q1Q00001012103（再循环）00第26页26异步3进制加计数器电路以下计数到11瞬间就清零110第27页27异步3进制加计数器输出波形：第28页28

2.异步非二进制计数器组成方式与上述3进制计数器一样，即采取“反馈清零”法。

如：异步6进制加计数器电路可在3位2进制加计数器电路基础上实现。第29页29异步6进制加计数器电路计数到110瞬间就清零1100第30页306.3同时N进制计数器主要内容：同时2位二进制加、减计数器电路同时3位二进制加、减计数器电路同时n位二进制计数器电路组成方式同时5进制加计数器电路同时10进制加法计数器电路第31页316.3.1同时n位二进制计数器1.同时2位二进制计数器

第32页32工作原理分析第33页332.同时3位二进制计数器

第34页34第35页353.同时n位二进制计数器计数器组成含有一定规律，可归纳以下：

（a）同时n位二进制计数器由n个JK触发器组成；（b）各个触发器之间采取级联方式，第一个触发器输入信号J0＝K0＝1，其它触发器输入信号由计数方式决定。

第36页36假如是加计数器则为：假如是减计数器则为：第37页376.3.2同时非二进制计数器

同时非2n进制计数器电路组成没有规律可循，可采取“观察”法，其详细组成过程见书p158第38页38

1.同时5进制加法计数器

第39页392.同时10进制加计数器电路第40页406.4集成计数器主要内容：同时二进制加计数器74LS161逻辑功效同时十进制加/减计数器74LS192逻辑功效异步二进制加法计数器74LS93逻辑功效异步十进制加法计数器74LS90逻辑功效采取74LS161组成小于16任意进制加计数器采取74LS90组成小于10任意进制加计数器采取两片74LS161组成小于256任意进制加法计数器采取两片74LS90组成小于100任意进制加法计数器第41页416.4.1集成同时二进制计数器

其产品多以四位二进制即十六进制为主，下面以经典产品

74LS161为例讨论。

第42页42①异步清零。当CLR=0时，不论其它输入信号状态怎样，计数器输出将马上被置零。第43页43②同时置数。当CLR=1（清零无效）、LD=0时，假如有一个时钟脉冲上升沿到来，则计数器输出端数据Q3～Q0等于计数器预置端数据D3～D0。第44页44③数据保持。当CLR=1、LD=1，且ET·EP=0时，不论有没有时钟脉冲，计数器状态将保持不变。第45页45④加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数改变范围为0000～1111。该功效为它最主要功效。⑤进位信号RCO=ET·Q3Q2Q1Q0。第46页46例6-4用74LS161组成十二进制加法计数器。解：（1）反馈清零法第47页47过渡状态1100产生清零信号第48页48（2）反馈置数法（假设置数0001）第49页490001第50页50减计数××××HHL加计数××××HHLDCBADCBA××LLLLLL×××××××HQDQCQBQADCBACPDCPULDRD输出预置数据输入时钟预置清零异步清零：异步预置数：

课外：双时钟4位二进制同时可逆计数器74LS193

同时加计数：同时减计数：RD=1RD=0,LD=0RD=0,LD=1,CPD=1RD=0,LD=1,CPU=1第51页516.4.2集成同时非二进制计数器

其产品多以BCD码为主，下面以经典产品74LS192为例讨论。

第52页52第53页5374LS192含有以下功效：(1)CLR=1时异步清零，它为高电平有效。(2)CLR=0（异步清零无效）、LD=0时异步置数。(3)CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：0000～1001。(4)CLR=0，LD=1且加法时钟CPU＝1时，则在减法时钟CPD上升沿作用下，按照8421BCD码进行递减计数：1001～0000。(5)CLR=0，LD=1，且CPU＝1，CPD=1时，计数器输出状态保持不变。第54页54例6-5利用反馈置数法，用74LS192组成七进制加法计数器。（要求采取预置数据输入：0010。）解：74LS192在加计数模式下状态转换图如图所表示，

第55页55第56页566.4.3集成异步二进制计数器

集成异步二进制计数器在基本异步计数器基础上增加了一些辅助电路，以扩展其功效。经典产品是74LS93。

第57页57（1）触发器A为独立1位二进制计数器；（2）触发器B、C、D三级为独立3位二进制计数器（即八进制）；（3）将二者级联可组成4位二进制计数器（即十六进制）；第58页58(4)计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。所以，74LS93实际上是一个二－八－十六进制异步加法计数器，采取反馈清零法可组成小于十六任意进制异步加法计数器。第59页59第60页60例6-674LS93内部电路如图所表示，采取下面两种不一样级联方式所组成计数器有何不一样？（1）计数脉冲从CPA输入，QA连接到CPB；（2）计数脉冲从CPB输入，QD连接到CPA；第61页61解：上述两种级联方式所组成计数器都是4位二进制计数器或十六进制计数器。但计数器输出状态高、低位组成方式不一样：对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输出状态为QDQCQBQA；对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其输出状态为QAQDQCQB；第62页626.4.4集成异步非二进制计数器

其经典产品是74LS90（或74LS290，二者逻辑功效相同，但引脚图不一样），它内部电路及引脚图如图所表示。

第63页63第64页64从图中能够看出：（1）触发器A为独立1位二进制计数器。（2）触发器B、C、D三级为独立3位五进制计数器，其计数状态范围为000～100。

第65页65（3）将二进制和五进制计数器级联可组成十进制计数器：

假如将QA与CPB相连，CPA作为计数脉冲输入端，如图（a）所表示，则计数器输出端QDQCQBQA为8421BCD码十进制计数器。

第66页66工作原理分析第67页67假如将QD与CPA相连，CPB作计数脉冲输入端，如图（b）所表示，则输出端QAQDQCQB为5421BCD码十进制计数器。第68页68工作原理分析第69页6974LS90含有以下功效：（1）异步清零。（2）异步置9。（3）正常计数。（4）保持不变。第70页70例6-7分别采取反馈清零法和反馈置9法，用74LS90组成8421BCD码8进制加法计数器。解：（1）采取反馈清零法。第71页71（2）采取反馈置9法。首先连接成8421BCD码十进制计数器，然后在此基础上采取反馈置9法。8进制加法计数器计数状态为1001、0000～0110，其状态转换图如图（a）所表示。

第72页72第73页73练习:下列图是几进制计数器?答:8进制QDQCQBQAS9(1)S9(2)R0(1)R0(2)CPBCPACP74LS901000为过渡状态，故输出端状态改变范围:0000~0111第74页74练习:下列图是几进制计数器?答:7进制QDQCQBQAS9(1)S9(2)R0(1)R0(2)CPBCPACP74LS90&第75页75练习：用一片74LS90设计九进制计数器QDQCQBQAS9(1)S9(2)R0(1)R0(2)CPBCPACP74LS90第76页766.4.5集成计数器扩展

将两片计数器（分别为模n和模m）相串接，可扩展为N=n×m

计数器。在此基础上再利用前面介绍反馈清零或反馈置数方法，可组成小于N=n×m任意进制计数器。

例6-8用两片74LS161组成256进制加法计数器。

解：74LS161有专门进位信号RCO，每片接成十六进制，两片之间串接方式有两种：

第77页77两片之间串接方式第78页78

注意：假如直接将低位片进位信号RCO作为高位片时钟脉冲，则当第15个计数脉冲到来后，低位片输出状态将变成1111，使其RCO由0变为1，高位片就开始计数一次。这时，即使仍是256进制计数器，但计数状态次序发生了改变。下面时序波形图清楚地说明了这一点。

第79页79例6-9用两片74LS161组成204进制加法计数器。解：首先将两片74LS161串接组成256进制加法计数器，然后在此基础上采取“整体反馈清零”或“整体反馈置数”方法组成小于256任意进制加法计数器。

第80页80图6-45例6-9：60进制加法计数器

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例6-10用两片74LS90组成8421BCD码60进制加法计数器。

解：首先将每片74LS90连接成8421BCD码10进制计数器，然后将低位片进位信号QD送给高位