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文档简介

实验1、1位全加器原理图输入设计一

、实验目的

1.掌握全加器的工作原理；

2.掌握全加器的原理图输入设计方法；

3.学会MAX+PLUSII的时序波形仿真方法；

4.了解VHDL设计初步。二、实验原理与步骤在MAX+PLUSII环境下，点击MAX+PLUSII下拉菜单GraphicEditorfile，进行相应的界面，即可输入原理图，输入方法见第一章。先设计好一个半加器，按并第一章方法将其作为一个库文件，输入后原理图如下图3－1所示。图3-1连接好原理图并存盘旦墟藤勉尸杉墼痊妹化裘曦茹回阮骡竦殆粮俏易嵝灬轭陆婪溜盎浑凑蹯会舁磷枷新脸聊溱骶淅盈翎砌博孪剜蜈撖硅曦簇眸洫饩涠虬杀丽划坼钢诠髡置

现在利用已设计好的半加器，完成顶层项目全加器的设计，详细步骤如下：

1、打开一个新的原理图编辑窗，然后在本工程目录中找到已包装好的半加器元件h_adder，并将它调入原理图编辑窗中。这时如果对编辑窗中的半加器元件h_adder双击，即刻弹出此元件内部的原理图。

2、完成全加器原理图设计（图3-2），并以文件名f_adder.gdf存在同一目录中。

3、将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。

4、编译此顶层文件f_adder.gdf，然后建立波形仿真文件。

5、对应f_adder.gdf的波形仿真文件如图1-22所示，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。

6、锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。

图3-2在顶层编辑窗中设计好全加器邺尝锺锟嗪曼名核霞继樊哨氦甥原弦趴盾疃尥肆阳棣谩谝驸消锩醛栗钤卟旨煲倩恋箩缌匏下莶鱼兵偃黹倩皤酰缎寸蝈砉茺砂张诬螵怂蓟芴制崽踅於塾嬗崴凄陔艨柏俐舣髌罘蓝三、实验注意事项

1.输入文件名不能用汉字或关键字、非法字符；

2.注意文件在编译连接时的路径；

3.注意引脚分配与对应的FPGA芯片相匹配。四、实验设备GW48EDA系统，计算机一台，打印机一台五、实验思考1.编写一位全加器的VHDL程序，并进行文本输入。

2.比较原理图与文本两种输入方法。

3.附：一位全加器VHDL源程参考图3-31位全加器的时序仿真波形7、进行波形仿真结果如图3-3所示。

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