纳米CMOS技术课件PPT

纳米CMOS技术纳米CMOS技术一.绪论二.基础知识补充—硅的平面工艺三.光刻技术四.栅工程五.沟道工程和超浅结技术六.新型纳米CMOS器件

（一）绪论IC技术发展沿革：

微米－亚微米－深亚微米－超深亚微米(纳米)集成电路的技术进步一般用微细加工精度和芯片的集成度来衡量。

2007年：65纳米CMOS工艺为主流的集成电路技术已开始量产。45纳米先导性生产线也开始投入运转。CPU上的晶体管数已达到8亿只。

2011年：Intel宣布使用22nm的工艺，采用全新的3D结构量产芯片。测试芯片在1cm2上集成29亿只晶体管。

2013年：14nm生产线正在爱尔兰基尔代尔郡筹备中，预计2014年投入运转Intel处理器的发展硅基MOS集成电路仍将

是微电子技术的主流“二十一世纪初，一度很多人认为当微电子技术的特征尺寸在2012年达到0.035微米的“极限”之后，就是硅技术时代的结束。”这实际上是一种很错误的观点。原因:(2008年)1.新材料、新技术的使用，使特征尺度不断缩小；2.落后于工艺加工技术水平的设计技术、系统结构等方面都有很大的发展潜力；3.集成电路向集成化系统芯片（SystemOnChip，SOC）发展，同时，微电子技术还将广泛地与其他学科相结合，诞生出一系列的新兴学科，比如MEMS（Micro-Electro-MechanicsSystem）和DNA生物芯片。新材料、新技术的使用

使特征尺度不断缩小2002年8月13日，英特尔宣布与90nm制程相关的若干技术取得突破，包括高性能低功耗晶体管、应变硅、高速铜连接和新兴低K介质材料，这是业界在生产中首次使用应变硅。2006年7月18日，英特尔双核安腾2处理器发布，采用了90nm制程技术生产。新材料、新技术的使用

使特征尺度不断缩小2006年7月27日，英特尔发布酷睿2双核处理器，该处理器包括2.9亿个晶体管，采用了

65nm制程技术生产。2007年1

月8日，英特尔发布了用于桌面电脑的65nm酷睿2四核处理器和用于服务器的四核处理器，晶体管数量达到了5.8亿个。

2007年1月29日，英特尔宣布在晶体管技术上取得突破，其下一代处理器所采用的晶体管将应用高K栅介质和金属栅极这些创新性的材料。这些突破使得45nm制程技术快速应用于量产产品成为可能。45nm工艺关键技术32nm技术曾响起的集结号

2007年9月，英特尔在开发者论坛上展示了一款采用32nm工艺技术制造的300毫米晶圆。12月，IBM展示了32nmCMOS工艺制成的新兴SRAM芯片。同月的IEDM会议上，台积电也发布了32nm低功耗制程。

IBM32nm研发联盟梦幻组合收揽了IBM、AMD、特许、三星、英飞凌、飞思卡尔和东芝这七家领先的芯片厂商。预计首款32nm处理器将于2009年上市。32nm技术将耗费芯片厂商30亿美元的工艺研发成本，相当于65nm技术的两倍。英特尔和台积电选择孤军奋战。2009年对22nm技术节点的设想工程师必须做出重大决定以实现22nm技术结点例如：是否要从平面化的CMOS器件结构转变为多栅结构；是否要使用不同的沟道材料。22nm工艺的风险评估(2009)Intel的22nm工艺（2012年）Intel宣布使用22nm的工艺，采用全新的3D结构量产芯片。

英特尔的22nm制程将基于英特尔的第三代high-k/金属栅方法，它使用铜互连、low-k技术。与32nm相同，英特尔采用193nm浸液式光刻技术。Intel公布的关于未来两年的路线图（2012年）2013年，以14nm工艺生产芯片；2015年，以10nm工艺生产芯片；2017年，以7nm工艺生产芯片。设计技术、系统结构等方面的发展以Intel的“Tick-Tock”处理器发展战略为例：

Tick-Tock就是时钟的“嘀嗒”的意思，一个嘀嗒代表着一秒，而在Intel处理器发展战略上，每一个嘀嗒代表2年一次的工艺制程进步。

每个Tick-Tock中的“Tick”，代表着工艺的提升、晶体管变小，并在此基础上增强原有的微架构，而Tick-Tock中的“Tock”，则在维持相同工艺前提下，进行微架构的革新。

交替进行，避免同时革新可能带来的失败风险，持续的发展能降低研发周期，对市场造成持续的刺激，并最终提升产品的竞争力。

设计技术、系统结构等方面的发展来源于IT168/server/2007-10-26/200710261331609.shtml设计技术、系统结构等方面的发展设计技术、系统结构等方面的发展

很多著名的微电子学专家预测，微电子产业将于2030年左右步入像汽车工业、航空这样的比较成熟的领域。

即使微电子产业步入成熟领域，它仍将保持快速发展的趋势，像汽车、航空工业已经发展了100多年仍极具发展潜力一样，以硅基为基础的微电子产业至少在未来几十年中会保持目前的高速发展趋势市场需求推动半导体产业发展

对半导体的需求通常可用电子产品中的硅含量来表述，即每个电子产品中，半导体含量占产品价格的百分比。196519751985199520052010电子产品中的硅含量2％6％7％21％23％硅片直径（mm）502”1004”1506”2008”30012”半导体产值（亿美元）1540250144022743056市场需求是推动半导体产业发展

一台Nokia的智能手机，价值5000元，而其中半导体元件的总值达1500元，表示硅含量为30%。 全球手机目前保有量为24亿支，不久将扩大至40亿支。又如计算机，目前年销售2.5亿台，未来这个数字将达到20亿台。 除了目前PC、手机、无线应用等外，如医疗电子、机器人、游戏机、汽车电子等市场都将有大的发展空间。集成电路走向系统芯片SOCSystemOnAChipIC的速度很高、功耗很小，但由于PCB板中的连线延时、噪声、可靠性以及重量等因素的限制，已无法满足性能日益提高的整机系统的要求IC设计与制造技术水平的提高，IC规模越来越大，已可以在一个芯片上集成108~109个晶体管分立元件集成电路IC

系统芯片SystemOnAChip(简称SOC)将整个系统集成在一个微电子芯片上在需求牵引和技术推动的双重作用下系统芯片(SOC)与集成电路(IC)的设计思想是不同的，它是微电子技术领域的一场革命。集成电路走向系统芯片六十年代的集成电路设计微米级工艺基于晶体管级互连主流CAD：图形编辑VddABOut八十年代的电子系统设计PEL2MEMMathBusControllerIOGraphicsPCB集成工艺无关系统亚微米级工艺依赖工艺基于标准单元互连主流CAD:门阵列标准单元集成电路芯片世纪之交的系统设计SYSTEM-ON-A-CHIP深亚微米、超深亚微米级工艺基于IP复用主流CAD：软硬件协 同设计MEMORYCache/SRAMorevenDRAMProcessor

CoreDSP

ProcessorCoreGraphicsMPEGVRAMMotionEncryption/DecryptionSCSIEISAInterfaceGlueGluePCIInterfaceI/OInterfaceLANInterfaceSOC是从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个芯片上完成整个系统的功能SOC必须采用从系统行为级开始自顶向下(Top-Down)地设计SOC的优势嵌入式模拟电路的Core可以抑制噪声问题嵌入式CPUCore可以使设计者有更大的自由度降低功耗，不需要大量的输出缓冲器使DRAM和CPU之间的速度接近集成电路走向系统芯片SOC与IC组成的系统相比，由于SOC能够综合并全盘考虑整个系统的各种情况，可以在同样的工艺技术条件下实现更高性能的系统指标若采用IS方法和0.35

m工艺设计系统芯片，在相同的系统复杂度和处理速率下，能够相当于采用0.25~0.18

m工艺制作的IC所实现的同样系统的性能与采用常规IC方法设计的芯片相比，采用SOC完成同样功能所需要的晶体管数目可以有数量级的降低集成电路走向系统芯片SOC的三大支持技术软硬件协同设计：Co-DesignIP技术界面综合(InterfaceSynthesis)技术集成电路走向系统芯片软硬件Co-Design面向各种系统的功能划分理论(FunctionPartationTheory)计算机通讯压缩解压缩加密与解密集成电路走向系统芯片IP技术软IP核：SoftIP(行为描述)固IP核：FirmIP(门级描述，网单)硬IP核：HardIP(版图)通用模块CMOSDRAM数模混合：D/A、A/D深亚微米电路优化设计：在模型模拟的基础上，对速度、功耗、可靠性等进行优化设计最大工艺容差设计：与工艺有最大的容差集成电路走向系统芯片InterfaceSynthesisIP+GlueLogic(胶连逻辑)面向IP综合的算法及其实现技术集成电路走向系统芯片MEMS技术和DNA芯片微电子技术与其它学科结合，诞生出一系列崭新的学科和重大的经济增长点MEMS(微机电系统)：微电子技术与机械、光学等领域结合DNA生物芯片：微电子技术与生物工程技术结合微机电系统硅的强度比钢的更好，因而小且复杂的微型结构都可用硅制作，且使用寿命长。硅的技术最成熟。微机械器件的实现用了一种特殊的腐蚀方法。（利用氮化硅和二氧化硅层来做掩膜和电气绝缘；运用一种各向异性选择腐蚀，可得到形状完好的沟道；腐蚀速度取决于各层的掺杂浓度，易于终止腐蚀。）目前的MEMS与IC初期情况相似集成电路发展初期，其电路在今天看来是很简单的，应用也非常有限，以军事需求为主集成电路技术的进步，加快了计算机更新换代的速度，对中央处理器（CPU）和随机存贮器（RAM）的需求越来越大，反过来又促进了集成电路的发展。集成电路和计算机在发展中相互推动，形成了今天的双赢局面，带来了一场信息革命现阶段的微系统专用性很强，单个系统的应用范围非常有限，还没有出现类似的CPU和RAM这样量大而广的产品MEMS器件及应用汽车工业安全气囊加速计、发动机压力计、自动驾驶陀螺武器装备制导、战场侦察（化学、震动）、武器智能化生物医学疾病诊断、药物研究、微型手术仪器、植入式仪器信息和通讯光开关、波分复用器、集成化RF组件、打印喷头娱乐消费类游戏棒、虚拟现时眼镜、智能玩具MEMS技术MEMS在航空、航天、汽车、生物医学、环境监控、军事以及几乎人们接触到的所有领域中都有着十分广阔的应用前景微惯性传感器及微型惯性测量组合能应用于制导、卫星控制、汽车自动驾驶、汽车防撞气囊、汽车防抱死系统(ABS)、稳定控制和玩具微流量系统和微分析仪可用于微推进、伤员救护MEMS系统还可以用于医疗、高密度存储和显示、光谱分析、信息采集等等已经制造出尖端直径为5

m的可以夹起一个红细胞的微型镊子，可以在磁场中飞行的象蝴蝶大小的飞机等DNA芯片微电子与生物技术的紧密结合，以DNA(脱氧核糖核酸)芯片等为代表的生物工程芯片将是21世纪微电子领域的另一个热点和新的经济增长点它是以生物科学为基础，利用生物体、生物组织或细胞等的特点和功能，设计构建具有预期性状的新物种或新品系，并与工程技术相结合进行加工生产，它是生命科学与技术科学相结合的产物具有附加值高、资源占用少等一系列特点，正日益受到广泛关注。目前最有代表性的生物芯片是DNA芯片DNA芯片ABCDDNA芯片

基因芯片指对数以千记的DNA片段同时进行处理分析的技术，诸如基因组DNA突变谱和mRNA表达谱的检测等（TrendsinBiotechnology)。该技术系指将大量探针分子固定于支持物上后与标记的样品分子进行杂交，通过检测每个探针分子的杂交信号强度进而获取样品分子的数量和序列信息。DNA芯片

将杂交技术与微电子技术结合于一体有目的地通过电子装置检测或控制DNA等生物大分子的作用过程（如Nanogen公司）DNA芯片采用微电子加工技术，可以在指甲盖大小的硅片上制作出包含有多达10万种DNA基因片段的芯片。利用这种芯片可以在极快的时间内检测或发现遗传基因的变化等情况，这无疑对遗传学研究、疾病诊断、疾病治疗和预防、转基因工程等具有极其重要的作用Stanford和Affymetrix公司的研究人员已经利用微电子技术在硅片或玻璃片上制作出了DNA芯片。包括6000余种DNA基因片段（二）基础知识补充

—硅的平面工艺硅的工艺发展1948年晶体管发明以来，半导体器件工艺技术的发展经历了三个主要阶段：1950年采用合金法工艺，首次生产出实用化的合金结三极管；1955年扩散技术的采用是半导体器件制造技术的重大发展，为制造高频器件开辟了新途径；1960年平面工艺和外延技术的出现是半导体器件制造技术的重大变革。平面工艺和外延技术的出现是半导体器件制造技术的重大变革平面工艺不但大幅度地提高了器件的频率、功率特性，极大地改善了器件的稳定性和可靠性，而且也使1952年就已提出的半导体集成电路思想得以成为现实。硅平面工艺中的关键工艺：氧化工艺，掺杂工艺，光刻工艺，外延工艺等氧化工艺1957年，人们发现硅表面的二氧化硅层具有阻止杂质向硅内扩散的作用。这一发现直接导致了平面工艺技术的出现。在IC中生长SiO2

的方法主要有热氧化和化学汽相淀积两种。氧化工艺SiO2层在集成电路中的作用：1.对杂质扩散的掩蔽作用；2.作为MOS器件的绝缘栅材料；3.对器件的保护（钝化）作用；4.用作集成电路中的隔离介质和绝缘介质；5.作为集成电路中电容器元件的介质。掺杂工艺扩散工艺基于扩散现象，常采用的方法有液态源扩散和片状源扩散。离子注入工艺：将杂质元素（B、P、A等）的原子经离化后变成带电的杂质离子，使其在强电场下加速，获得较高的能量（一般为几万到几十万电子伏特）后直接轰击到半导体基片中，再经过退火，使杂质激活，在半导体片内形成一定的杂质分布。光刻工艺就是利用光敏的抗蚀涂层发生光化学反应，结合刻蚀方法在各种薄膜上（如SiO2等绝缘膜和各种金属膜）制备出合乎要求的图像，以实现选择掺杂、形成金属电极和布线或表面钝化的目的。通常也用能保证一定成品率前提下刻蚀出的最细光刻线条表征该工艺水平，例如称某生产线采用的是22纳米工艺就是说生产中所用的最细线条是22纳米。光刻工艺外延工艺epitaxialgrowth在单晶衬底（基片）上生长一层有一定要求的、与衬底晶向相同的单晶层的方法。采用最多的是气相外延工艺，常使用高频感应炉加热，衬底置于包有碳化硅、玻璃态石墨或热分解石墨的高纯石墨加热体上，然后放进石英反应器中，也可采用红外辐照加热。硅平面工艺的基本流程以典型pn结隔离双极IC制造过程为例（1）衬底材料，选用合适的硅单晶材料，经过切片、磨片、抛光，成为生产IC的原始衬底硅片，又称为晶片。生产中用的硅片直接范围为50毫米到450毫米，厚度为400微米左右。生产pn结隔离双极IC用p型硅片。（2）初始氧化在硅衬底表面生长厚约900纳米的SiO2层。硅平面工艺的基本流程（3）光刻（埋层光刻）a在氧化层上刻出要进行埋层掺杂的窗口。由于晶片上的芯片结构都相同。为说明工艺流程，仅以芯片内部一个npn晶体管结构为例。硅平面工艺的基本流程（4）埋层掺杂（砷）通过窗口向硅衬底中掺入五价砷原子。由于SIO2能阻挡杂质渗入，因此只在氧化层窗口下方的p型硅衬底中局部区域形成n+型，作为npn晶体管的埋层。硅平面工艺的基本流程（5）生长外延层c（6）外延层氧化（7）光刻二d（隔离光刻）（8）隔离区掺杂e（硼）硅平面工艺的基本流程（9）腐蚀掉隔离掺杂中形成的SiO2层作为基区掺杂的掩膜。（10）基区光刻f与掺杂g（11）发射区光刻h与掺杂i硅平面工艺的基本流程（12）光刻引线孔j（13）蒸铝与光刻铝k，刻蚀掉多余的铝，留下一部分铝作npn晶体管三个区的电极，及其与IC中其他元器件间的互联线。硅平面工艺的基本流程(14)合金化将晶片至于充N2环境中进行450摄氏度下的合金处理，使Al-Si接触处形成Al-Si共熔，保证良好的欧姆接触。(15)表面钝化，以保护表面。(16)压焊点光刻。(17)中间测试。(18)划片硅平面工艺的基本流程(19)装架，键合，封帽，工艺筛选，成品测试。(20)打印、包装、入库。硅平面工艺的基本流程有埋层双极晶体管的

剖面图与版图

CMOS反相器的剖面图与版图CMOSCMOSComplementaryMetalOxideSemiconductor互补金属氧化物半导体

（二）光刻技术光刻技术

光刻使具有成本优势的器件尺寸微缩成为可能！光学投影光刻系统的分辨率由瑞利公式（Rayleighequation）给出:

单次曝光为0.25，光波长，光学数值孔径。为保证在芯片上的图形和设计图形一致，必须对设计图形掩膜制备和曝光过程进行一系列修正。包括：OpticalProximityCorrection,OPC,光学邻近修正Phase-ShiftMask,PSM，移相掩膜技术3.Off-Axisilluminationtechnology，离照明技术光刻技术由瑞利公式可知，有三条途径可以改进光学分辨率：1）提高数值孔径（NA），通过使用折射率更高的溶液和玻璃材料不断提高193nm波长下的数值孔径2）降低波长，在真空环境下采用EUV光源、低反射光学技术将波长缩短至13.5nm3）降低k1值，使用现有孔径和波长，但通过运用叠加图像技术使k1有效值突破衍射限制第一种途径第一种途径是提高数值孔径通过使用高折射率浸没液和光学材料进一步提高NA的方法吸引了业界极大的关注，因为采用这种方法现有的许多193nm光刻基础设施可以继续使用，包括掩膜和激光光源。光刻机ASML光刻机ASML光刻机尼康光刻机第二种途径第二种途径，即通过运用叠加图形技术降低k1有效值，同样因不必大规模更换光刻基础设备而受到关注。按照这一方案，密度大到超过k1值0.25的瑞利限制的芯片图形被分解到两块甚至更多图形密度较低的掩膜版上，每块掩膜的k1值均小于0.25。首先通过一次简单的操作完成1号掩膜的曝光，并将图像刻蚀至一层硬掩膜薄膜。接着在晶圆上涂布一层光刻胶，并将2号掩膜之前刻蚀出的图形进行对准，然后曝光并再次进行刻蚀。通过此举可获得分辨率超过瑞利限制的曝光图形。第二种途径尽管有望将193nm浸没式光刻技术延伸至40nm以下半间距节点，叠加图像技术同样面临这许多技术和经济方面的挑战。其中主要的挑战是叠加图像间的套刻，关键的图形化步骤和掩膜数量倍增对成本的影响，以及将器件图形分解成不同的两层带来的挑战。对NAND闪存制造来说，由于其具有简单的周期性器件图形，因此应用这一技术更为可行。第三种途径第三种途径，从以前的436nm到365nm，再到248nm和当前的193nm，光刻波长的缩短一直以来都是光学光刻向更高分辨率延伸的关键。由于波长的改变通常涉及到新光源、新的光刻材料和光刻胶的开发，因此一种波长可能会发展并延续几个时代，以充分释放波长转换后的潜力。193nm波长得以延伸至第六代，由于浸没式光刻技术带来达到1.35的数值孔径。第三种途径前几年，人们在开发157nm波长时受阻：1.无法得到质量足够好的光学材料CaF2晶体制造投影镜头；2.缺乏透射率和折射率足够高的浸没液；3.需要真空技术和全反射光学设计；后两个因素限制了最大孔径。因此，波长的缩短量就显得很不足。第三种途径13.5nm的EUV波长较193nm缩短了大约15倍，在数值孔径与K1适宜的情况下大大提高了分辨率，并拥有将分辨率进一步延伸的潜力，以满足几代的器件设计规则所需。大部分先进IC制造商计划在其未来设计规则微缩化工程中利用EUV进行分辨率的进一步延伸。EUV的吸引力分辨率水平随孔径和光源类型提高曝光功率随光源功率和系统透射率按比率变化，从而可获得高吞吐量；解决电子束光刻中的带电微粒相互作用的问题，随之不会影响电荷密度、电流和产出；能够如同当今的光学掩膜一样制作4倍缩小曝光和更加严格的光掩膜。EUV达到量产的挑战1.开发功率足够高的光源并使系统具有足够的透射率，以实现并保持高吞吐量；2.开发高灵敏度且具有低浅边缘粗糙度（LineEdgeRoughnee，LER）的光刻胶；3.掩膜技术的成熟，包括以足够的平面度和良率制造反射掩膜衬底，反射掩膜的光化学检测，以及因缺少掩膜表面的保护膜而难以满足无缺陷操作要求。总结通过采用最新一代1.35的193nm水浸式光刻系统，结合PSM等RET，分辨率已降至40nm半节距以下。使用高折射率浸没液和玻璃材料使数值孔径超过1.35是可行的，但仍收到浸没液和光学材料技术成熟度的挑战，因而应用领域的可扩展性有限，且无法及时用于前沿制造商的实际生产中。用叠加图形技术将k1降低至0.25，从而使ArF光刻的应用得以延伸，这一技术预计将是唯一能在今后1年内用于40nm以下分辨率芯片量产的技术。对于高度重复的NAND闪存器较为可行，但是对于DRAM和逻辑器件等图形较为复杂的场合则面临更大的困难。从长远看，EUV技术缩短光刻波长应该是32nm以下节点器件量产的首选技术。叠加图形技术不断增加的工艺复杂度和周期时间使得EUV技术对IC制造商来说有着潜在的降低成本和缩短周期时间的机会。

（四）栅工程栅结构（MIS结构）N沟道MOSFET结构与栅有关的不良效应

特征尺寸不断减少，给栅带来的挑战；1.击穿2.栅隧穿3.多晶硅栅极：硅电阻，多晶硅耗尽4.反型层量子化1.击穿1.本征击穿： 当氧化层的电场强度超过一定界限时，将会引起氧化层的击穿。在强电场下引起的碰撞离化产生大量高能量的电子，这些电子可以越过SiO2禁带进入导带。大量电子进入导带破坏了SiO2的绝缘性。

SiO2的临界电场强度约10MV/cm。2.TDDB（TimeDependentDielectricBreakdown）： 对于很薄的氧化层，在达到本征击穿电场强度之前，会由于隧穿效应使一些电子越过二氧化硅势垒，形成穿越氧化层的隧穿电流，而且氧化层中的缺陷增加了电荷穿越氧化层的途径。同时，电荷穿越氧化层会造成氧化层损伤。陷阱对电荷的俘获引起氧化层磨损已经成为影响MOS器件可靠性的一个重要问题。 可用达到击穿的电荷量Qbd来评价氧化层的质量；对薄氧化层，常用达到击穿的时间tbd（氧化层的寿命）来反映薄氧化层TDDB。

要使氧化层有30年的寿命，氧化层的最大电场强度就不应该超过8MV/cm（缺陷存在使击穿电场强度降低约30%，实际在5~5.5MV/cm）。 对一定的工作电压，TDDB效应限制了氧化层厚度的减小。2.栅隧穿

左图所示为silicon-dielectric-silicon结构示意图，如果只简单考虑能量势垒的形状，则可以区分F-N隧穿和直接隧穿。而一个更严格的分类可区分为：ECB（导带电子），EVB（价带电子），HVB（价带空穴），TAT（陷阱辅助隧穿）过程和QBS（准束缚态）隧穿过程。直接隧穿的所有过程并无缺陷辅助。FN隧穿与直接隧穿FN隧穿是MOS结构在高电场下的一种基本的隧穿过程，在高电场下载流子隧穿过绝缘体的禁带到达其导带或价带的过程。栅氧化层厚度大于6nm时，则主要是F-N（FowlerNordheim）隧穿。这种情况下，电子穿越氧化层的隧穿势垒是三角形势垒若氧化层很薄（一般小于3nm），主要是直接隧穿，这种情况下，氧化层上的压降比Si-SiO2的势垒高度小，隧穿势垒是梯形势垒。左图所示为通过栅介质的基本陷阱辅助隧穿过程。来自阴极的电子被捕获，电子能量松弛化为陷阱能量及声子发射能量，之后发射至阳极。在综合考虑不同介质厚度下的陷阱辅助隧穿电流后表达为：

陷阱辅助隧穿三种隧穿电流的表达式载流子电荷，速率和密度相乘可得FN隧穿电流，其表达式为：直接隧穿电流密度可近似表示为：A,B依赖于电子的有效质量、Si-SiO2势垒高度等因素陷阱辅助隧穿电流表达式为：该模型得出的结果与测量和数值模拟得出的数据具有很好的一致性。当栅极氧化层厚度减小时，栅极隧穿电流急剧增大。当从3.6nm减小至1.5nm，隧穿电流密度增加了量级。n-MOSFET电子隧穿电流密度:n-MOSFET电子隧穿电流密度p-MOSFET空穴隧穿电流密度：

导带中电子隧穿过程的机制与价带中的空穴隧穿相同。电子隧穿和空穴隧穿最显著的差别在于平均势垒高度。空穴隧穿模型的结果得到了测量和经验模型的验证。从图中可以看出，空穴隧穿电流一般比电子隧穿电流小一个数量级。较低的空穴隧穿密度主要是由于空穴较高的势垒。p-MOSFET电子隧穿电流密度MOSFET中的隧穿电流。Igs：栅极和源极之间的隧穿；Igc：栅极和沟道之间的隧穿；Igd栅极和漏极之间的隧穿。MOSFET中的栅极隧穿被分成沟道区域和衬底一侧的源/漏区域隧穿两部分。栅极直接隧穿与栅极氧化层厚度之间存在指数相关性。栅隧穿到不同区域的电流

随着沟道长度的减小，扩展区所占的比例增大，穿越扩展区的隧穿电流的影响变得更加显著。栅到沟道隧穿MOS结构中电子隧穿的能带示意图

金属栅极MOSFET栅-沟方向上的势能分布

栅到源漏扩展区隧穿n-MOSFET栅极到源漏区域的能带示意图

栅极至源/漏的势能分布

隧穿电流对MOSFET的影响穿越栅氧化层的隧穿电流增加了电路的泄漏电流，从而增加了电路的静态功耗。穿越氧化层的隧穿电流影响MOS器件的导通特性，甚至导致器件特性不正常。栅氧化层越薄，隧穿电流越大，栅电流的偏差也越大σ(对应)。栅电流的偏差将造成器件的阈值电压的起伏。栅电流的起伏也会引起器件跨导的起伏

多晶硅电阻减小多晶硅栅的电阻可以降低栅电流的影响。但如果栅氧化层的厚度减小到1nm以下，即使采用硅化物自对准结构，栅极电阻相对栅氧化层的电阻也是不可忽略的。特别是随着沟道长度的减小，多晶硅栅电阻相对影响增大，这个问题会更突出多晶硅耗尽深亚微米MOS晶体管都采用多晶硅上面加一层硅化物作栅电极的方法，过去都把多晶硅作为良导体处理。实际上即使是重掺杂多晶硅，其性能也和理想的导体不同。在栅氧化层厚度不断减薄的情况下，必须考虑多晶硅栅耗尽效应造成的栅电容减小反型层量子化反型载流子偏离表面的空间分布，造成电学上的栅氧化层厚度比实际物理上的氧化层厚度大0.5nm左右反型层量子化(a)势阱和量子化能级(b)经典与量子力学电荷密度对比新效应

量子化效应模拟不同模拟方法：S-P—薛定谔－泊松方程自洽法EPModel—有效势方法不同算法电子密度分布放大图电势图栅介质的限制

等效栅介质层的总厚度：

Tox>1nm+t栅介质层

Tox

t多晶硅耗尽

t栅介质层

t量子效应++

由多晶硅耗尽效应引起的等效厚度

:t多晶硅耗尽

0.5nm

由量子效应引起的等效厚度:t量子效应0.5nm

～

～

限制：等效栅介质层的总厚度无法小于1nm栅电容减少影响器件工作速度为了保证CMOS晶体管能够高速地开和关、必须保持强劲的驱动电流。线性区漏极电流：饱和区漏极电流：C为单位面积电容：量子效应引起阈值电压变化根据量子力学(QM)模型，可计算得到Δφs随表面电场的变化。而量子力学引起的表面势的变化将使MOS器件阈值电压变化当表面电场强度Es大于0.1MV/cm时，量子效应引起的表面势的变化已不能忽略了。当Es大于1MV/cm时，达到强反型时的表面势将增大到0.1V以上，而量子力学引起的阈值电压增加将达到0.2V左右。当器件尺寸缩小到纳米量级，电源电压将下降到1V甚至更低，这就要求器件的阈值电压要控制在很小的值。量子效应造成的阈值电压变化使纳米器件阈值电压设计更困难。栅氧化层越薄，沟道区掺杂浓度越高，表面电场越强，量子效应的影响越显著。栅问题的解决办法1.金属栅电极替代多晶硅电极；2.高K栅介质代替二氧化硅；金属栅电极寻找新电极材料的动力：1）采用金属材料等新型栅电极材料将可以从根本上摆脱硼扩散的问题2）采用金属材料等新型栅电极材料将可以从根本上解决多晶硅耗尽效应3）利用金属功函数调节阈值电压，实现沟道的零掺杂，从而解决沟道杂质涨落的影响。4）大多数难熔金属熔点高，除了可以满足基本的电学要求外，还能够满足后续的源/漏注入杂质激活工艺的要求。对新电极材料的其他要求：具有很好的导电性。根据ISTR的预测,电极材料的薄层电阻应为4~6Ω/□,需要选择材料的功函数以适应CMOS器件的要求.栅电极材料在工艺过程中与栅介质材料及其周围材料之间保持热稳定性、化学稳定性以及机械稳定性，并与栅介质层还要有好的黏附性。为了能够在CMOS技术中使用还必须与CMOS技术兼容。在研究的栅电极材料金属栅电极GexSi1-X金属氮化物（如TiN）、金属氧化物（如RuO2），以及一些金属硅化物等材料体系高K栅介质假设Thigh-k代表高k绝缘介质的实际物理厚度，采用高k介质后，可以得到一个较薄的等效SiO2绝缘厚度EOT（EquivalentOxideThickness）：保证器件合理工作速度的同样的栅电容，高K介质能做得更厚，显著降低了栅极隧穿电流，提供了很好的击穿特性。45nm工艺关键技术 Intel采用的高K栅介质外界纷纷猜测是HfO2。Intel只是说明可以用做高-K栅介质和金属栅极的材料有数百种之多，而且还要采用适合的制程技术才能达到预期的目标。Intel乐观的估计，其它公司可能会在32nm时代或者更晚的时候才能获得同样的成果。高介电常数栅介质的基本要求

高介电常数栅介质材料的研究并非只是新型栅介质材料的筛选，MOSFET使用高介电常数栅介质以后也并不只是简单地增加栅介质层的厚度和介电常数。边缘效应限制使用K太高的介质Hf基电介质新一代的高k栅介质技术新一代的高k技术新一代的高k技术45nm节点等效氧化层厚度持续降低高k薄膜沉积的设备HfO2/Si界面处SiOx-IL的出现La2O3/Si界面处La与Silicate的反应泄漏电流IV特性CV特性119互连可靠性的重要性集成度提高：晶体管数量增长，互连密度增高，层数增多，布图愈加复杂线宽降低：随工艺节点进步，互连宽度不断降低，承载电流密度不断增大成本增加：后代工制造时代，后道金属布线成本约占整个芯片成本的50%对互连可靠性提出更高要求产品重要组成部分IC金属互连组合：Cu和低K介质与Al互连/SiO2相比，优势在于：低电迁移低RC延时电迁移电迁移是在电流作用下金属互连中的原子受到运动电子作用引起的物质输运现象。F1为电子与Al离子间库伦力，F2为电子与Al离子动量交换产生的力。Cu和低K介质（intel65nm使用）

123电迁移图1随尺度不断减小互连中电流密度的变化趋势(a)空洞生长产生断条（b）原子堆积产生小丘图2扫描电子显微镜（SEM）观察到的电迁移图像

互连导线中形成空洞，使电阻增加；空洞贯穿导线的横截面，使电路开路；原子堆积形成小丘或晶须，造成线间或层间短路；晶须穿破钝化层，形成腐蚀隐患。电迁移危害性铜和低k介质组合尺寸进一步缩小，铜互连面临的挑战（四）沟道工程提纲1.简介2.与沟道有关的问题3.解决办法

沟道工程简介当MOS器件特征尺寸进入深亚微米、纳米领域时，短沟道效应(SCE)、源漏穿通和热载流子效应(HCE)等成为ULSI的严重限制性因素。为了抑制其影响，需要对沟道内的掺杂分布进行特殊设计。在此情形下，出现了特殊局域化掺杂。这些对沟道进行的非单一、非均匀化的特殊局域掺杂的杂质分布和结构，一般通称为MOS器件的沟道工程。同时，相应于器件其他尺寸的减小，为减小SCE效应也必须使用纳米尺寸的超浅结结构。与沟道有关的问题1.短沟效应2.迁移率退化和速度饱和；3.杂质随机分布的影响；4.源、漏区串联电阻的影响；5.有源偏压情况下量子效应；1.短沟效应短沟效应指的是随着L的减小和漏极电压的上升而出现的阈值电压下降的现象。阈值电压的下降是三个因素共同作用的结果：源漏电荷共享漏致势垒降低次表面穿通源漏电荷共享

源衬、漏衬pn结耗尽区，不需要栅极电压作用在这部分区域，来耗尽可动载流子。长沟器件中，这两个近似于三角形的区域与整个矩形耗尽区相比可以忽略。随着沟道长度的缩短，这一部分的作用越来越重要。源漏电荷共享由于短沟器件中的源、漏耗尽区提供一部分体电荷，需要栅极电一感应的体电荷总量减少，因此表面反型所需要的栅极电压减小（即阈值电压减小）。漏致势垒降低（DIBL）Drain-inducedBarrierLowering漏致势垒降低次表面穿通

类似DIBL效应，次表面穿通也是指漏极电压对源端pn结处电子势垒的影响。与DIBL不同是，次表面穿通发生在远离表面的衬底区。2.迁移率退化和速度饱和；

迁移率退化反型层内的载流子被限制在Si-SiO2界面附近的一个狭窄范围内，反型载流子在运动中不仅像体内载流子那样受到带电中心引起的库仑散射以及晶格振动引起的声子散射的作用，还要受到表面散射的作用反型载流子主要受到上述三种散射的作用。并有如上计算公式。式中，uph是由声子散射决定的迁移率，usr反映了表面散射的作用，ucoul反映了库仑散射的作用。这三个量分别决定于沟道区掺杂浓度NA，反型载流子面密度Ns，垂直于表面方向的有效电场强度Eeff和温度T在声子散射中，除了各种体声子外，还有与界面相联系的表面声子。uph~Eeff-1/3T-1对于量子化的沟道电子,所受的库仑散射主要来自于Si-SiO2界面一个热电子长度Lth以内的带电中心。在室温下近似为Lth=2.5nm.而反型载流子对带电中心产生的库仑势还有一定的屏蔽作用。ucoul~(NALth)-1室温下表面的不平整度大约是1.3nm，是电子热长度的一半。表面不平整度引起的表面散射强烈依赖于表面电场。载流子对表面散射也有一定屏蔽作用，这个屏蔽作用随表面温度的升高而减弱。usr~Eeff-2迁移率退化从上述分析可知，在表面电场比较小或温度很低时，库仑散射起主要作用。在库仑散射起支配作用的情况下，反型载流子的迁移率与衬底掺杂浓度有较强的依赖关系。随着表面有效电场强度的增大，声子散射和表面散射起主要作用，迁移率基本与掺杂浓度无关，不同掺杂浓度样品的曲线趋于一致，达到一个“普适曲线”。速度饱和在弱场条件下，载流子的速度与电场强度呈线性关系，迁移率沿载流子的漂移方向（沿MOSFET沟道的y轴方向）为常数。强场下，载流子漂移速度接近一个极限值。3.杂质随机分布的影响；对于沟道长度小于0.1微米的小尺寸MOS器件，其沟道内的原子总数只有几十到上百个。这样少量的杂质数目，其数量的相对涨落将可能达到百分之几十。一定体积中杂质的分布，可以用泊松分布来近似。假设掺杂浓度为，泊松分布中的期望和方差相等，某体积中的相对涨落为。根据等比例缩小原则，MOSFET体积是不断越小的，所以杂质的涨落越来越显著。杂质数的涨落严重影响圆片间、圆片内的芯片间的一致性问题。均匀与非均匀掺杂的转移特性杂质随机分布的影响（续）沟道中杂质数目的涨落和沟道中杂质不连续的微观随机分布会严重影响阈值电压。与理想的连续性掺杂模型相比，离散的掺杂模型呈现：1.漏源电流与栅电压沿栅压轴有20~30mV的标准偏差；漏源电流与栅电压特性曲线漂移亚阈区阈值电压漂移大于线性区；亚阈区斜率有轻微的退化和涨落；对于窄沟道的MOSFET，交换源极和漏极所得到的ID-VG是不对称的，其阈值电压有20~40mV的标准偏差。这是由于掺杂原子沿沟道随机分布导致沟道电势的不均匀变化。4.源、漏区串联电阻的影响；

随着MOS器件尺寸的不断缩小，MOS晶体管源、漏区的串联电阻将成为限制器件和电路性能改善的一个严重问题。当MOS晶体管沟道较长时，沟道的本征电阻远大于源、漏区寄生电阻，源、漏区寄生电阻不会对器件性能产生影响。随着MOS晶体管沟道长度不断缩小，沟道的本征电阻不断减小，而源、漏区的寄生电阻不能按比例缩小，这将使寄生电阻的影响变大。源、漏区寄生电阻和沟道本征电阻串联，使MOS晶体管的有效工作电压下降，这将严重影响电路性能的改善5.有源偏压情况下量子效应的影响在短沟道效应中，为了抑制短沟道效应，常采用高浓度的环绕掺杂(HALO)来限制源-漏pn结耗尽区的扩展，阻止漏电场向沟道区内穿透。较高浓度的环绕掺杂使得漏区附近形成高电场，例如可能在10nm距离内有1~2V的电势变化。这样强的电场将导致漏pn结发生量子机制的带-带隧穿，使pn结泄漏电流明显增大。器件漏区附近允许的最大电场强度是2MV/cm。对于沟道长度50nm或更小尺寸器件的设计，必须考虑带-带隧穿电流的问题带-带隧穿电流密度与电场强度的关系沟道工程要解决的问题短沟道效应制约着阈值电压VT的下限和器件的关态泄漏电流。为了使VT可控，必须使用一定的沟道工程，抑制和减弱短沟道效应，使VT在一定的结构下达到CMOS器件要求的范围。例如，采用环绕掺杂(HALO)或垂直方向的不均匀掺杂可以减小因短沟道效应而产生的VT漂移根据等比例缩小规律，随着器件沟道长度的进一步缩小，沟道的有效掺杂浓度必须相应提高。常会达到10^18cm^(-3)以上的数量级，此时反型载流子的迁移率将出现严重退化，这直接减小了器件的驱动电流。此外，伴随着器件尺寸减小而出现的高寄生源漏电阻也直接影响器件的驱动电流。使用外延沟道工程和特殊的源、漏结构，可以解决上述问题。沟道工程要解决的问题在常规的MOS器件中，普遍使用LDD结构来减小或缓解漏端的高电场。如果该结构用在纳米CMOS器件中，出现的一个关键问题是寄生源漏电阻的直接上升，从而减小了器件的驱动电流。在纳米CMOS器件中，如何提高器件的驱动电流是沟道工程面临的一个关键问题。当器件尺寸进一步减小而沟道区的掺杂浓度不变时，源-漏穿通将使器件失去栅控性。由于迁移率退化和体效应因子的增大，依靠提高衬底浓度来抑制源、漏穿通是不现实的。但改变局部的沟道掺杂浓度可以避免源-漏穿通。实际上，随着沟道长度的减小，即使源、漏耗尽层不交叠在一起，源、漏区引起的耗尽层电荷分享效应也会导致器件关态泄漏电流的急剧上升。在纳米CMOS器件中，有效控制器件泄漏电流也是一大挑战沟道工程要解决的问题在MOSFET缩小到小于100nm时，在器件的耗尽区内杂质数目只有几百个，杂质的微观分布成为影响器件阈值电压的不可忽视的因素。降低沟道的掺杂浓度可以减小杂质随机分布的影响。解决方案纵向沟道工程横向沟道工程超浅结技术纵向沟道工程:体硅逆向掺杂结构SOI型的逆向掺杂结构本征沟道结构其中，逆向掺杂是纳米CMOS器件纵向沟道工程最基本的结构。逆向掺杂

逆向掺杂(retrograde)结构的主要特点是：器件沟道区中横向的掺杂浓度是均匀分布的，而纵向掺杂分布不均匀。低浓度的NA1掺杂层位于沟道的表面，用于控制器件的阈值电压；高浓度的NA2掺杂层位于沟道的下部，用于抑制SCE效应和减小器件的泄漏电流。逆向掺杂这样的纵向沟道掺杂，一方面可以实现表面的高迁移率，从而提高驱动电流；另一方面，高的埋层浓度可以有效减小器件的泄漏电流，从而抑制SCE效应。理想的逆向掺杂结构是外延沟道MOSFET，因为该工艺可以精确控制高低掺杂层的浓度和厚度，形成两个掺杂层浓度的突变。由于外延工艺相对复杂，有时也用离子注入的方法形成逆向掺杂结构。有效消除沟道杂质

随机分布的影响在逆向掺杂沟道中，杂质随机分布引起的阈值电压变化的标准偏差可以用以下解析式来表示：

q是电子电量，Cox单位面积的栅氧化层电容，NA平均衬底掺杂浓度，Wdm最大耗尽层厚度，xs低掺杂区域（可认为无掺杂）的厚度。若令xs=Wdm，就基本消除杂质数目涨落对阈值电压的影响。横向沟道工程随着器件特征尺寸不断减小，纵向沟道工程已不足以抑制短沟道效应，为了使器件尽可能少损失，必须同时采用横向沟道工程。横向沟道工程主要是利用沟道横向掺杂的非均匀性来克服短沟道效应，一般是指在沟道靠近源、漏端引入高掺杂区。在该类沟道工程中，环形掺杂结构或峰值掺杂结构最典型，在深亚微米工艺技术中得到广泛使用。横向沟道工程横向沟道工程分为对称和非对称两种方式，对称结构是指在沟道源、漏两端均引入Pocket或HALO区，非对称横向沟道工程在有效克服短沟道效应的同时，还可以通过调节沟道电势和电场分布，实现载流子速度过冲和对势垒的钳制，提高器件的驱动电流和抗热载流子效应的能力。对称横向掺杂新型非对称HALO结构MOS器件SAAS：SelfAligenedAsymmetricStructure

自对准非对称结构源端用高掺杂的源延伸区沟道中引入非对称HALO区漏端仍为LDD漏延伸区1.改善LDD区、HALO区的引入而使寄生电阻增大的问题2.降低了短沟效应、热电子效应，并提高驱动电流SAASSAAS超浅结技术沟道工程中需要使用超浅结技术来抑制短沟道效应（DIBL、源漏电荷共享、次表面穿通）用LDD（LightDopedDrain）有效抑制漏端边界的高电场，减小热载子效应；但是LDD结构却增加了源漏的寄生电阻，影响驱动电流。为在这两者之间得到折中，实际器件采用双结技术方案（重掺杂的超浅结，轻掺杂的深结）。超浅结工艺技术的要求：超浅结工艺包括杂质的引入、退火激活和杂质扩散。通常，必须以最大的杂质激活和最小的杂质扩散为优化目标。结的掺杂分布希望是突变的、从表面到结有近似恒定的浓度。可以获得最小的薄层电阻和积累层电阻。易于与现有CMOS工艺集成，且不引起器件性能的退化。一些有希望的技术方案1.等离子体浸入掺杂（