组合逻辑电路分析与设计(新)

组合逻辑电路分析与设计结构：无反馈功能：无记忆输出：只与当前输入有关结构：有反馈功能：有记忆输出：与当前和历史输入有关时序逻辑电路数字电路组合逻辑电路1集成逻辑门常用MSI组合逻辑模块组合型PLD组合逻辑电路分析组合逻辑电路设计组合逻辑电路的VHDL描述组合逻辑电路中的险象本章内容重点22.1集成逻辑门TTL：Transistor-TransistorLogicECL：EmitterCoupledLogic单极型逻辑门双极型逻辑门两种载流子导电一种载流子导电集成逻辑门NMOSPMOSCMOS：

ComplementaryMOS

TTL和CMOS逻辑门最常用3TTL和CMOS逻辑门典型芯片4一、集成逻辑门系列1、CMOS逻辑门VDD>|VT1|+|VT2|AFQ1Q201导通截止10截止导通5CMOS逻辑门6

CMOS4000系列特点电源范围宽：＋3V～＋18V。逻辑电平：VOH≈VDD，VOL≈0V。抗干扰能力强功耗低：静态IDD<0.5μA速度慢：典型时延60nS输入阻抗高，驱动同类器件能力强。逻辑电平与TTL不兼容。抗静电要求高。多余的输入端不允许悬空。72、TTL逻辑门74××标准系列74L××低功耗系列74S××肖特基系列74F××高速系列74LS××低功耗肖特基系列74AS××先进的肖特基系列74LV××低压系列〔3.3V，1.8V〕74系列：商用系列54系列：军用系列CMOS74HC74HCT8输入级逻辑与中间级电压分相输出级逻辑非负载能力强典型TTL与非门电路

输入级

中间级

输出级

R1R2R5T1bcABCR3R4T2T5T4

FVCCT3e1e2e3典型TTL与非门电路9多射极晶体管结构及等效电路

(a)结构(b)等效电路多射极晶体管结构及等效电路bD4cR1VCCe1e2e3D1D2D3P型衬底NPNNNe1e2e3bc

10电源电压：＋5V逻辑电平：VOH≈3.6V，VOL≈0.3V抗干扰能力不如CMOS器件功耗不低：静态ICC

在mA量级速度比CMOS快：典型时延10nS输入阻抗低，驱动同类器件能力比CMOS低多余的输入端悬空相当于接1

TTL74／54系列特点11二、集成逻辑门的主要电气指标逻辑电平输入逻辑电平VIL和VIH输出逻辑电平VOL和VOH噪声容限低电平输入时的噪声容限VNL高电平输入时的噪声容限VNH输出驱动能力低电平输出时的驱动能力高电平输出时的驱动能力功耗：静态功耗和动态功耗时延：上升时延tPLH、下降时延tPHL和平均时延tPD121、逻辑电平输入逻辑电平

VIL和VILMAX

关门电平VOFFVIH和VIHMIN

开门电平VON输出逻辑电平

VOL和VOLMAXVOH和VOHMINVONVOFFHIGHLOW未定义13逻辑电平典型值输入逻辑电平

VIL和VILMAX

关门电平VOFFVIH和VIHMIN

开门电平VON输出逻辑电平

VOL和VOLMAXVOH和VOHMINCMOS(5V)TTL0,1.50.3,0.81.50.85,3.53.6,2.03.52.00,0.10.3,0.55,4.93.6,2.414关门电阻ROFF与开门电阻RON将逻辑门的一个输入端通过电阻Ri接地，逻辑门的其余输入端悬空，那么有电源电流从该输入端流向Ri，并在Ri上产生压降Vi。使Vi=VOFF时的输入电阻Ri称为逻辑门的关门电阻ROFF，使Vi=VON时的输入电阻Ri称为逻辑门的开门电阻RON。TTL门：ROFF≈0.7kΩ,RON≈1.5kΩRiROFF，关门；RiRON，开门&Ri例：分别为TTL和CMOS门时，F、G为什么？&100ΩAF=150kΩ1G152、噪声容限〔抗干扰容限〕VNL＝VILMAX－VOLMAX

VNH＝VOHMIN－VIHMIN&&ABCG1G2FVOLMAX

VILMAXVOFFVOHMINVIHMINVON163、输出驱动能力〔负载能力〕用输出电流衡量高电平输出电流IOH低电平输出电流IOL通常，高电平输出时的驱动能力强用“扇出系数NO〞衡量低电平输出时的驱动能力NOL≤IOL／IIL高电平输出时的驱动能力NOH≤IOH／IIHNO＝min〔NOL，NOH〕&&&……174、功耗5、信号时延〔电路工作速度〕低速电路，主要是静态功耗；高速电路，主要是动态功耗。CMOS功耗非常小，TTL功耗中等，ECL功耗最大。18各类集成逻辑门性能比较〔见P44表2-2〕填空在TTL、ECL、CMOS三种逻辑门中，〔〕门速度最快，〔〕门功耗最低，〔〕门负载能力最强，〔〕门抗干扰能力最强。ECLCMOSCMOSCMOS19三、逻辑电路的特殊输出结构1、三态输出结构三态：高电平状态，低电平状态高阻状态(Z状态)。20三态门的应用----总线结构单向总线双向总线任何时候至多允许1个三态门工作！212、漏极〔集电极〕开路输出结构线与：逻辑门输出端直接相连实现“逻辑与〞功能。漏极〔集电极〕开路逻辑门----OD〔OC〕门222.2常用MSI组合逻辑模块

SSI

—Small

Scale

Integration

(小规模集成电路)

MSI—MediumScaleIntegration

(中规模集成电路)

LSI—LargeScaleIntegration

(大规模集成电路)

VLSI—Very

Large

Scale

Integration

(超大规模集成电路)23数字集成电路的规模划分集成规模SSIMSILSIVLSIULSIGLSI门数/片＜10１10１~10２10２~10４10４~10６10６~10８＞10８元件数/片＜10２10２~10３10３~10５10５~10７10７~10９＞10９ULSI：特大规模集成电路GLSI：巨大规模集成电路24常用MSI组合逻辑模块加法器比较器编码器译码器数据选择器数据分配器奇偶发生器25一、加法器(Adder)功能：实现二进制数加法运算种类

半加器：Half-Adder

全加器：Full-Adder

半加：仅对两个一位二进制数A和B进行的加法运算。

全加：对两个1位二进制数A和B连同低位来的进位C进行的加法运算。261、半加器(a)真值表(b)国标符号(c)惯用符号图2-13半加器真值表与逻辑符号Σ

COABSCABSCHA

A

B

CS0000010110011110

C=ABS=AB+AB=A⊕B272、全加器(a)国标符号(b)惯用符号(c)真值表图2-14全加器真值表与逻辑符号Σ

CICOAiBiCiSiCi+1AiBiCiSiCi+1FA

AiBiCiCi+1Si0000000101010010111010001101101101011111283、4位二进制数全加器7483/283逐级传递，时延大，速度慢提高进位速度：先行进位29MSI加法器7483/74283算术表达式C4S3S2S1S0=A3A2A1A0+B3B2B1B0+C0307483/74283的级联扩展31二、比较器〔Comparator〕功能： 对两个位数相同的二进制整数进行数值比较并判定其大小关系。比较器数A数BA＞BA＝BA＜B321、4位二进制数比较器748533342、比较器的级联扩展图2-197485级连构成7位二进制数比较器思考7485〔L〕的级联输入端为什么要接010？高位多余的输入端还可以怎样连接？35三、编码器(Encoder)：功能将待编码字符用0、1代码表示。种类二进制编码器

BCD编码器优先编码器361、2n线-n线编码器372、8线-3线优先编码器74148EI----使能输入EO----使能输出，用于扩展GS----组件选择输出3874148功能表3974148的级联扩展40四、译码器(Decoder)功能将输入的0、1编码复原成相应的符号。种类：n位译码输入和m个译码输出全译码器：m=2n；局部译码器：m2n；用途变量译码器：用于变量译码显示译码器：用于显示译码411、3线-8线译码器741384274138的功能表432、4线-16线译码器7415444用74154构成BCD码译码器00453、七段显示译码器7448〔1〕LED七段显示器46〔2〕七段显示译码／驱动器7448输出高电平有效〔驱动共阴极LED〕工作模式：字符显示试灯灭灯灭“0〞47LT--试灯输入BI--灭灯输入RBI--灭零输入RBO--灭零输出487448的应用0089·06008906·494、译码器的扩展与应用50译码器的应用AB----地址总线DB----数据总线RD----读信号WR----写信号CS----片选信号DB----数据总线OE----读信号WR----写信号图2-30译码器在计算机系统中的应用

ABCPU——RD——WRDB译码器

设备0

CS

DBOE

WR

设备k

CS

DBOE

WR...51五、数据选择器和数据分配器MUXDMUXMultiplexerDemultiplexer521、8选1数据选择器74151538选1数据选择器的输出函数式542、数据选择器的扩展553、数据分配器562.3组合型可编程逻辑器件可编程逻辑器件〔PLD〕ProgrammableLogicDevice特点芯片内部集成大量逻辑资源；通过编程实现内部电路连接。分类组合型PLD、时序型PLD简单PLD(SPLD)、复杂PLD(CPLD)57一、PLD的一般结构与电路画法1、PLD的一般结构核心582、PLD的电路画法〔1〕PLD中连接的表示方法59〔2〕PLD中逻辑门的表示方法60〔3〕与-或阵列图61二、组合型PLD器件类型与阵列或阵列输出电路PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可编程621、PROM可编程只读存储器与阵列：

不可编程或阵列：

可编程用作函数发生器实现标准与-或式63PROM应用举例642、PLA可编程逻辑阵列与阵列：可编程或阵列：

可编程实现最简与-或式653、PAL可编程阵列逻辑与阵列：可编程或阵列：

不可编程实现最简与-或式PAL16L8阵列图66组合型PLD应用举例分别用适当规模的PROM、PLA和PAL实现一个1位二进制数全加器。AiBiCiSiCi+1FA

AiBiCiCi+1Si000000010101001011101000110110110101111167PROM实现全加器PROM实现全加器68PLA实现全加器PLA实现全加器69PAL实现全加器PAL实现全加器702.4组合逻辑电路分析目的:

确定电路的逻辑功能。分析类型：使用逻辑门的电路分析使用MSI模块的电路分析71一、基于逻辑门的电路分析1、分析步骤根据电路写出输出函数表达式；根据逻辑表达式列出真值表；根据真值表判断电路的逻辑功能。72如何从真值表判断电路功能？F=1与自变量取值为1的个数的多少的关系F=1与自变量取值为1的个数的奇偶性的关系F=1与自变量取值大小的关系F=1与自变量间某种算术或逻辑运算间的关系可能存在的其它关系，例如编码、代码转换

上面的F和自变量有时候也可能从0的方面判断732、分析举例例2-1分析图2-41所示电路的功能。&&&&FABC图2-41例2-1的电路功能三人表决电路74补充分析实例----课堂练习例某组合逻辑电路的输出函数表达式为：

G3=B3

G2=B3

B2

G1=B2

B1

G0=B1

B0

试判断其逻辑功能。功能4位二进制码

4位格雷码转换B3B2B1B0G3G2G1G00000000000010001001000110011001001000110010101110110010101110100100011001001110110101111101111101100101011011011111010011111100075二、基于MSI模块的电路分析1、分析方法能写出给定逻辑电路的输出逻辑函数表达式时，尽量写出表达式，然后列出真值表，判断电路的逻辑功能；不能写出表达式、但能根据模块的功能及连接方法列出电路的真值表时，尽量列出真值表，从真值表判断电路的逻辑功能；既不能写出逻辑表达式、也不能列出真值表时，可根据所使用模块的功能及连接方法，通过分析、推理，判断电路的逻辑功能。76例2-2分析图2-42所示电路。

ABCJS 000 00 001 01 010 01 011 10 100 01 101 10 110 10 111 11功能：全加器2、分析举例77例2-3分析图2-43所示电路。功能5421→8421BCD码转换器782.5组合逻辑电路设计分析的逆过程根本要求：功能正确、电路最简设计类型使用门电路使用MSI模块目的:

设计满足功能要求的组合逻辑电路79一、基于逻辑门的电路设计1、设计步骤根据功能要求列出待设计电路的真值表；

确定输入、输出变量的个数并定义变量；根据真值表求出和逻辑门相适应的输出函数最简表达式；

与非门---圈1；或非门、与或非门---圈0

用摩根定律进行变形(OC与非门也圈0)根据最后所得到的函数表达式画出逻辑电路图。

802、设计举例例2－4设计一个组合电路，该电路能够判断一位输入BCD码是否8421码。假设是8421码，那么当该码能被4或5整除时，输出有所指示。要求分别用与非门、或非门、与或非门实现该电路〔允许反变量输入〕。解①定义输入、输出变量：

输入：ABCD----1位BCD码输出：F1＝1----输入是8421码，

F2＝1----输入8421码可以被4或5整除。81②真值表82③用与非门实现83④用或非门和与或非门实现84思考假设用OC与非门实现该电路，应如何连接？85例某厂有15kW和25kW两台发电机组和10kW、15kW、25kW三台用电设备。三台用电设备可能局部工作或都不工作，但不可能三台同时工作。试用与非门设计一个供电控制电路，使电力负荷到达最正确匹配。允许反变量输入。补充例子思考：供电控制电路谁是输入，谁是输出？变量定义用电设备：10kW----A、15kW----B、25kW----C发电机组：15kW----Y、25kW----Z

0----不工作1----工作86ABCYZ00000001010101001111100101011111001111φφ用电设备：10kW----A、15kW----B、25kW----C发电机组：15kW----Y、25kW----Z0----不工作1----工作用与非门实现，卡诺图上圈1Y=AB+AB=ABABZ=C+AB=CAB电路&&&&&YZBAABC87二、基于MSI模块的电路设计加法器用于实现特殊代码转换译码器用于实现逻辑函数

MUX用于实现逻辑函数881、用加法器实现特殊代码转换 例2-5用7483实现5421BCD码/8421BCD码转换。两种代码之间存在数量上的关系895421BCD码/8421BCD码转换思考余3码/5421BCD码？902、用译码器实现组合逻辑函数实现原理

低电平译码输出有效的译码器是一个最大项发生器，它的每一个译码输出端都是一个最大项，即Yi=Mi=mi；

高电平译码输出有效的译码器是一个最小项发生器，它的每一个译码输出端都是一个最小项，即Yi=mi=Mi。91实现方法最小项表达式F=∑mi=∑Yi

(高电平译码输出，用或门)=∑mi=∏mi=∏Mi=∏Yi

(低电平译码输出，用与非门)

最大项表达式F=∏Mi=∏Yi

(低电平译码输出，用与门) =∏Mi=∑Mi=∑mi=∑Yi

(高电平译码输出，用或非门)92例2－7试用3线－8线译码器74138实现1位二进制数全减器。

933、用数据选择器实现组合逻辑函数实现原理 数据选择器的输出函数表达式是关于地址选择码的全部最小项和对应的各路输入数据的与或型表达式。而任何组合逻辑函数都可以用与或型函数来表示，因此，数据选择器也可以用来实现组合逻辑函数。94实现方法 ①将卡诺图画成与数据选择器相适应的形式：卡诺图某边变量数=地址码位数②将要实现的逻辑函数填入卡诺图并在卡诺图上画圈：圈1，且保存地址码。③读图：地址选择码可以不读出来，只读出其它变量的化简结果，即Di。④根据地址选择码和数据输入值，画出用数据选择器实现的逻辑电路。 95例分别用用四选一和八选一实现逻辑函数四选一实现逻辑函数96八选一实现逻辑函数972.6组合逻辑电路的VHDL描述VHDL：超高速集成电路硬件描述语言VHSICHardwareDescriptionLanguageVHSIC：VeryHighSpeedIntegratedCircuit硬件描述语言描述硬件电路功能、信号连接关系及定时关系的语言VHDL的描述方式功能描述：用语句描述电路功能〔表达式、真值表、电路图〕行为描述：对整个系统的数学模型进行描述〔高层次描述〕另一种HDL语言：Verilog98一、VHDL源程序的根本结构实体说明描述模块的I/O信号结构体描述实体内部的结构和行为〔逻辑功能〕配置从库中选择所需单元组成具体的结构体程序包存放各设计模块可共享的数据类型和子程序等库存放已经编译的实体、结构体、程序包、配置等991、实体说明(EntityDeclaration)功能

描述逻辑模块输入、输出信号的名称和类型语法结构类属和端口说明格式entity实体名is --实体名自选，通常用反映模块功能特征的名称[generic(类属表)；]--类属说明，用于指定参数。[]表示可选项[port〔端口表〕；]--端口说明，用于指定端口endentity实体名； --这里的实体名要和开始的实体名一致generic〔常数名：数据类型：=设定值；...〕；port〔端口名：端口模式数据类型；...〕；100端口模式实体说明举例in：输入out：输出，不能用于实体内部反响inout：双向，可用于实体内部反响buffer：缓冲输出，可用于实体内部反响1012、结构体(Architecture)功能

描述实体的具体功能语法结构architecture结构体名of实体名is [说明语句]；begin [功能描述语句]；endarchitecture结构体名；102与非门的VHDL源程序entityNAND2is --实体名NAND2port(A,B:inSTD_LOGIC;

--输入端口A,B

C:outSTD_LOGIC);

--输出端口CendentityNAND2;architecture

DATAFLOWofNAND2is--结构体名DATAFLOW

begin C<=AnandB; --逻辑功能C=ABendarchitecture

DATAFLOW;1033、配置(Configuration)功能描述实体的具体结构〔选择结构体单元〕语法结构configuration配置名

of实体名is

配置说明endconfiguration配置名；

1044、程序包(Package)功能

存放可共享的数据类型、常量、子程序等语法结构

由程序包说明和程序包体组成。105程序包举例1065、库(Library)功能存放已编译的实体说明、结构体、配置和程序包等共享资源。位于实体说明前。种类STD库：VHDL标准库，例如STANDARD程序包WORK库：现行作业库，工程编译后自动存入IEEE库：资源库，例如STD_LOGIC_1164ASIC库：公司提供的ASIC单元库用户自定义库：用户根据需要建立的库107库的语法结构library库名；use库名.程序包名.工程名；--当工程名为ALL时，表示翻开整个程序包库的应用举例108二、VHDL的根本语法

VHDL的语言要素标识符：名字标识数据对象：变量、信号、常数数据类型：标准数据类型、自定义数据类型运算操作符：逻辑、算术、关系运算符

VHDL的语句并行执行语句：信号赋值、条件赋值、元件例化语句顺序执行语句：变量赋值、信号赋值、子程序调用等

结构体功能描述语句的结构类型块语句进程语句子程序调用语句109〔1〕标识符1、VHDL的语言要素1〕VHDL′87标识符----短标识符有效字符：英文字母、数字和下划线。必须以英文字母开头。下划线的前后必须有英文字母或数字。短标识符不区分大小写。保存的关键字不能作标识符，例如XOR、ELSE110〔1〕标识符2〕VHDL′93增加的标识符----扩展标识符用反斜杠来定界。如：\valid\，\edacontrol\。永远与短标识符不同。如：\valid\与valid不同。区分大小写。如：\valid\与\Valid\不同。允许包含图形符号和空格符。如：\p%name\。反斜杠之间的字符可以是保存字。如：\entity\。允许下画线相邻。如：\twocomputers\。111〔2〕数据对象变量、信号、常数变量：用于进程和子程序中变量定义和赋值变量赋值立即生效112变量语句应用举例113信号：用于描述电路的连接关系。〔2〕数据对象变量、信号、常数内部信号定义，不能用于进程和子程序。进程内顺序执行；进程外并行执行信号赋值更多时候称为信号代入。表达式中的量发生变化时，执行赋值语句。114信号语句应用举例115常数：给数值赋予常数名，方便引用和修改。〔2〕数据对象变量、信号、常数116〔3〕数据类型1〕标准数据类型STD库的STANDARD程序包中定义了10种标准数据类型，可以不用说明而直接使用。bit,bit_vector,integer,boolean,real,character,string,time,severitylevel,natural和positive错误等级标准数据类型，用户自定义数据类型117STANDARD程序包中定义的10种标准数据类型数据类型说

明integer

整数，－（231－1）～（231－1）real

实数，－1.0E38～＋1.0E38，书写中必须有小数点，如：9.0bit

位，逻辑值（0和1），以单引号定界，表示为

'0''1'bit_vector

位矢量，一组用双引号定界的位数据，如："1001"boolean

布尔量，只有TRUE和FALSE两个值character

ASCII字符，以单引号定界，如：'A''a'，区分大小写string

字符串，以双引号定界的字符序列，如："MyFileIs"time

时间，单位有fs、ps、ns、μs、ms、sec、min和hr，书写时要求数量与单位之间至少有一个空格。note

worning

error

failure

错误等级：注意警告出错失败natural

整数的子集：自然数positive

正整数1181〕标准数据类型IEEE库定义了两种数据类型，需用库调用语句说明。std_logic：工业标准逻辑型有0、1、X〔不定〕、Z〔高阻〕等9种取值。std_logic_vector：标准逻辑矢量型是多个std_logic型数据的组合。2〕用户自定义数据类型用户可以选择VHDL标准数据类型的一个子集，作为自定义数据类型119〔4〕运算操作符120运算操作符的优先级**ABSNOT*/MODREM＋（正号）－（负号）SLLSRLSLASRAROLROR＋－&=/=<><=>=ANDORNANDNORXORXNOR最高优先级

最低优先级

1212、VHDL的根本描述语句并行执行语句信号赋值语句〔已经介绍〕条件赋值语句元件例化语句顺序执行语句变量赋值语句〔已经介绍〕流程控制语句〔if语句、case语句〕子程序调用语句〔不介绍〕122〔1〕并行执行语句1〕条件赋值语句〔两种〕

when_else语句123

with_select_when语句

XY000100001001010010100011withXselect Y<=“00〞when“0001〞, “01〞when“0010〞, “10〞when“0100〞, “11〞when“1000〞, “00〞whenothers;1242〕元件例化语句

元件例化

引入一种连接关系，将预先设计好的实体定义为一个元件，然后通过关联将实际信号与当前实体中指定的端口相连接。

组成元件定义语句、元件例化语句125语句格式126〔2〕顺序执行语句1〕if语句127if语句举例1282〕case语句1293、结构体功能描述语句此处只介绍进程语句130进程语句功能：

描述敏感信号的变化启动进程。语法结构131进程语句举例132三、用VHDL描述组合逻辑电路数据流描述方式采用逻辑函数表达式形式表示信号关系。结构化描述方式将电路的逻辑功能分解为功能单元，每个功能单元都被定义为一个元件，通过元件例化构成电路中各元件的连接关系。行为描述方式不包含与硬件结构有关的信息，易于实现系统优化，易于维护。133组合逻辑电路的VHDL描述举例例2－32用结构化描述方式描述一个3人表决电路。ABCF00000010010001111000101111011111134结构化描述方式先分别用一个实体描述电路的元件----2输入与非门、3输入与非门的功能：NAND2、NAND3〔增加〕再用一个实体描述整体电路功能：元件定义、元件例化〔映射〕1353人表决电路的VHDL描述(二输入与非门)libraryIEEE;--库useIEEE.std_logic_1164.all;

--程序包entityNAND2is --实体说明

port(IN1,IN2:inBIT;OUT1:outBIT); endentityNAND2;

architectureYFM2ofNAND2isbeginOUT1<=IN1nandIN2;--NAND2endarchitectureYFM2;1363人表决电路的VHDL描述(三输入与非门)libraryIEEE;--库useIEEE.std_logic_1164.all;

--程序包entityNAND3is --实体说明

port(IN1,IN2,IN3:inBIT;

OUT1:outBIT); endentityNAND3;

architectureYFM3ofNAND3isbeginOUT1<=not(IN1andIN2andIN3);--NAND3endarchitectureYFM3;1373人表决电路的VHDL描述〔整体描述〕libraryIEEE;--库useIEEE.std_logic_1164.all;

entityMAJis --实体说明

port(A,B,C:inBIT;F:outBIT); endentityMAJ;

1383人表决电路的VHDL描述〔整体描述续〕architectureSTRUCTUREofMAJis

componentNAND2is--2输入与非门元件定义

port(IN1,IN2:inBIT;OUT1:outBIT);endcomponentNAND2;componentNAND3is--3输入与非门元件定义

port(IN1,IN2,IN3:inBIT;OUT1