CMOS射频集成电路设计绪论

绪论1.1

CMOS技术简介及发展趋势1.2射频集成电路的发展历史、现状及发展趋势1.3射频集成电路设计涉及的相关学科与知识1.4CMOS模拟及射频集成电路设计的方法与步骤1.5CMOS射频集成电路设计的常用软件概述1.6本章小结习题

1.1

CMOS技术简介及发展趋势

1.1.1

CMOS集成电路制程简介在一块集成电路芯片中,多个元件只有通过相互连接构成电路,才能实现一个完整的系统。在数字系统中,最基本的电路是反相器,它的作用是将数字信号1变为0,或者将0变为1。

在CMOS电路中,P沟道MOS管作为负载器件,N沟道MOS管作为驱动器件,这就要求在同一衬底上制造PMOS管和NMOS管,因此必须把一种MOS管做在衬底上,而另一种MOS管做在高于衬底浓度的阱中。按照导电类型来分,CMOS电路分为P阱CMOS、N阱CMOS和双阱CMOS电路。本书仅以P阱硅栅CMOS工艺以及双阱硅栅CMOS工艺为例做简单介绍。图1-1

20世纪80年代的典型工艺(CMOS技术)

1.P阱硅栅CMOS工艺和元件形成过程

典型的P阱硅栅CMOS工艺从衬底清洗到中间测试,总共有50多道工序,需要5次离子注入和10次光刻过程。图1-2给出了P阱硅栅CMOS反相器的工艺制程及芯片剖面示意图。图1-2P阱硅栅CMOS反相器的工艺制程及芯片剖面示意图图1-2P阱硅栅CMOS反相器的工艺制程及芯片剖面示意图

主要工艺步骤如下:

(1)光刻1——阱区光刻,刻出阱区注入孔(见图1-2(a))。

(2)阱区注入及推进,形成阱区(见图1-2(b))。

(3)去除SiO2,长薄氧,长Si3N4(见图1-2(c))。

(4)光刻2——有源区光刻,刻出P管、N管的源、漏和栅区(见图1-2(d))。

(5)光刻3——N管区光刻,刻出N管区注入孔。N管区注入,以提高场开启电压,减小闩锁效应及改善阱的接触(见图1-2(e))。

(6)长场氧,去除SiO2和Si3N4(见图1-2(f)),然后长栅氧。

(7)光刻4——P管区光刻(用光刻1的负版)。P管区注入,调节PMOS管的开启电压(见图1-2(g)),然后长多晶硅。

(8)光刻5——多晶硅光刻,形成多晶硅硅栅及多晶硅电阻(见图1-2(h))。

(9)光刻6—P+区光刻,刻去P+区上的胶。P+区注入,形成PMOS管的源、漏区及P+保护环(见图1-2(i))。

(10)光刻7—N+区光刻,刻去N+区上的胶(用光刻6的负版)。N+区注入,形成NMOS管的源、漏区及N+保护环(见图1-2(j))。

(11)长PSG(phosphosilicateglass,磷硅酸玻璃)(见图1-2(k))。

(12)光刻8——引线孔光刻。可先在长磷硅酸玻璃后开第一次孔,然后在磷硅酸玻璃回流及结注入推进后开第二次孔(见图1-2(l))。

(13)光刻9——铝引线光刻。

(14)光刻10——压焊块光刻(见图1-2(m))。

2.双阱硅栅CMOS工艺

双阱CMOS工艺是为P沟道MOS管和N沟道MOS管提供各自独立的阱区的工艺。双阱CMOS工艺与传统的P阱CMOS工艺相比,能做出性能更好的N沟道MOS管,原因是它具有较低的电容和较小的衬底偏置效应。双阱CMOS的工艺制程除了阱的形成之外,其余与P阱CMOS的工艺类似,主要工艺步骤如下:

(1)光刻1:确定阱区,即有源区的形成。

典型的阱区表面掺杂浓度为1016~1017cm-3,通常还要求衬底掺杂浓度必须远低于阱区浓度,一般在1015cm-3数量级。具体步骤如下:

第一步,对硅晶圆表面进行化学清洗,目的是清除晶圆表面的各种污染物。

第二步,将晶圆放入一个高温炉管中,在晶圆表面生长一层二氧化硅。例如某个典型的氧化工艺可以生长约40nm(即400Å)的氧化层。

第三步,将晶圆送入第二个炉管中,淀积一层氮化硅(Si3N4)薄膜层(典型厚度为80nm)。

第四步,在晶圆上淀积一层光刻胶作为掩模。由于光刻胶在室温下是液态的,所以通常很容易将其旋涂在硅片上。

(2)P阱注入和选择氧化。首先在晶圆上旋涂一层光刻胶,然后采用第二块光刻掩模对光刻胶进行曝光处理,以便确定形成P区的位置。利用离子注入技术将硼离子注入P阱区,然后采用化学方法或者氧等离子体方法去除光刻胶。

(3)N阱注入。在晶圆上再旋涂一层光刻胶,然后采用第三块光刻掩模对光刻胶进行曝光处理,确定N阱区位置。N阱形成的工艺和P阱的完全相同,只是注入的是磷离子。

(4)推进,形成P阱和N阱。扩散推进注入的P阱和N阱,其结深要达到几个微米。磷离子注入完后,将光刻胶去除掉,然后对晶圆进行清洗。

(5)场区氧化,去除Si3N4及背面氧化层。

(6)光刻2,确定需要生长栅氧化层的区域。

(7)生长栅氧化层。

(8)光刻3,确定B+(调整P沟道器件的开启电压)区域,注入B+。

(9)淀积多晶硅,多晶硅掺杂。

(10)光刻4,形成多晶硅图形。

(11)光刻5,确定P+区,注入硼离子形成P+区。

(12)光刻6,确定N+区,注入磷离子形成N+区。

(13)LPCVD(低压化学气相淀积)生长SiO2。

(14)光刻7,刻蚀接触孔。

(15)淀积铝。

(16)光刻8,反刻铝形成铝线。

图1-3为双阱硅栅CMOS反相器的版图和芯片剖面示意图。图1-3双阱硅栅CMOS反相器的版图和芯片剖面示意图

1.1.2CMOS工艺特征尺寸的演变——摩尔定律

1965年,戈登·摩尔(GordonMoore)提出摩尔定律,预测硅芯片每隔18个月集成度翻一番,而加工特征尺寸缩小为原来的1/2。CMOS器件的发展有效地实践了摩尔定律。表1.1给出了符合摩尔定律的CMOS工艺特征尺寸的演变过程。

“光刻”的精度不断提高,元器件的密度也会相应提高,因此CMOS工艺具有极大的发展潜力。平面工艺被认为是“整个半导体的工业键”,也是摩尔定律问世的技术基础。2010年,三星公司实现了30nm制程内存芯片量产;Intel于2011年推出了含有10亿只晶体管、每秒可执行1千亿条指令的芯片;2015年,三星公司为苹果公司大规模量产14nm的A9移动处理器。2015年7月,IBM开发出7nm芯片,该项突破性成果具备了在指甲盖大小的芯片上放置200亿只晶体管的能力。

1.1.3发展趋势

1.面临的挑战

1)芯片尺寸极限现有的硅芯片在未来几年内将可能达到物理极限,单只晶体管的大小将达原子级,这将是一个真正的物理极限。

2)漏电流

根据相关理论,当“栅极”的长度小于5nm时,将会产生隧道效应。

3)功耗和散热

众所周知,处理器的功耗密度不可能无限地提高。

4)成本

芯片制造设备成本的上升也给摩尔定律的延续带来了压力。

IBM研究人员CarlAnderson提出“摩尔定律即将没电”的观点,认为IT行业的指数增长现象走到了尽头。因为越来越多的设计人员发现,日常应用并不需要时下最新的架构设计以及最高端的芯片,而高额的研发费用以及生产线的更新也仅有少数公司可以承受。

2.未来发展

集成电路正在逐渐逼近尺寸和计算能力的极限,意味着严格定义上的摩尔定律可能结束,但是随后会有大量新技术接踵而来。大量的新课题不断涌现,人们正在研究超越CMOS的新型器件,包括很多可以实现非硅内存器件和逻辑开关的技术,如自旋电子器件、纳米管、纳米线和分子电子器件等。例如,隧道场效应晶体管(TFET)应用量子力学的隧穿原理,直接穿越源(source)和漏(drain)间的屏障而不是扩散过去,能够实现低电源电压、低功耗以及更好的次临界摆幅,可以与CMOS工艺兼容。

单电子晶体管(SET)的栅端电压控制稳定状态间的调谐,实现“岛”上单一电子的增或减,具有高速、高器件密度、高能效等优势,从而带来新应用,同时与CMOS工艺兼容。除此之外,还有其他先进器件技术正处于研发和试验之中。

1.2射频集成电路的发展历史、现状及发展趋势

1.2.1

发展历史在无线通信系统中,射频前端包含了从接收天线下来的低噪声放大器、下变频器、发信机的上变频器、功率放大器及用于调制解调的频率合成器等五大模块,它和其他功能模块构成了无线通信系统的主体。

半导体技术对无线通信起到至关重要的推动作用。高速有源器件的发明,如锗硅、砷化镓和高速CMOS器件等使得射频和微波系统迅速走向集成化,因此产生了射频集成电路。在射频CMOS工艺中,由于电阻、电容及电感等无源器件能与晶体管同时制作在一片衬底上,从而实现了射频电路与系统的全集成化,大大地降低了射频系统的尺寸。

1.2.2现状

现代通信系统变得越来越复杂多样,以智能手机为例,它几乎成为人们不可或缺的日常必备工具。移动支付的出现及盛行,更加体现智能手机的价值。这些复杂的通信设备的核心就是集成电路,包括模拟集成电路和数字集成电路,而其中的射频集成电路又充当着举足轻重的角色。

长期以来,由于无源元件,特别是电感元件在CMOS工艺中难以实现高的Q值,从而限制了射频系统全集成化。基于这种现状,业界的科学家和工程师们不断努力,在工艺技术上不断改进,逐渐提高电感电路的Q值,为射频系统全集成化提供有力保证。

随着按比例缩小技术的发展,MOS晶体管的频率特性和噪声特性都进一步得到改善,因此CMOS射频集成电路仍是未来的发展方向。

1.2.3发展趋势

RFIC发展趋势之一是频率高、带宽高。高的频率和带宽是决定信号高速传输的关键因素,目前高速无线传输的代表——超宽带无线技术UWB,其频率就高达10.6GHz,带宽更是达到528MHz。还有大家熟悉的WLAN802.11n,信号传输速度达到600Mb/s,最高频率也有5.8GHz,带宽达到40MHz,这样的带宽比起20世纪90年代的300kHz,可以说是一个质的飞跃。

RFIC发展趋势之二是射频端口数多。以手机RFIC为例,已经经历了从2G到3G、4G的发展,很快将发展到5G。2G时代的Cell-phoneRFIC,由于功能比较单一,制式多以GSM为主,其RFIC的端口数就相对较少,但是这种情况在3G、4G时代就发生了改变,多制式多频段手机的出现,WLAN、Bluetooth、GPS、DTV(digitalTV)的集成,以及4G时代MIMO(multiple-inputmultiple-output)系统的使用,使Cell-phoneRFIC的射频端口数大大增加,甚至超过12个端口。

1.3射频集成电路设计涉及的相关学科与知识

成功的射频系统的集成化设计,除了涉及集成电路本身的专门知识以外,还涉及较多相关学科及知识。射频集成电路所涉及的相关学科包括集成电路设计、器件模型、工艺与制造、微波理论、无线通信标准、EDA工具、射频测试技术、射频封装技术等。

从知识层面上,射频集成电路首先涉及无线通信系统方面的相关知识,其次涉及电路方面的相关知识,与此同时还涉及器件方面的相关知识,当然也涉及集成电路以及EDA(electronicdesignautomation)的相关知识。系统知识包括:信息论基础、调制与解调技术、无线信道估计、信道均衡技术、编码与解码技术、系统规划等。电路知识包括:高增益的设计方法、噪声分析与优化、线性度性能优化、其他性能(包括功率、频率、带宽、匹配及稳定性等)指标的实现。器件知识包括:器件物理知识、IU特性、器件建模与仿真、性能参数(如击穿电压、电流放大倍数等)分析与设计。

另外,还需要熟练掌握Cadence的SpectreRF和Agilent的ADS等集成电路设计自动化工具。

射频集成电路设计应该具备的知识面如图1-4所示。图1-4RFIC设计应该具备的知识面

1.4CMOS模拟及射频集成电路设计的方法与步骤

CMOS模拟集成电路设计与传统分立元器件模拟电路设计最大的不同在于,所有的有源和无源元器件都是制作在同一片半导体衬底上,尺寸极其微小,无法再用PCB进行设计验证。因此,设计者必须采用计算机仿真和模拟的方法来验证电路性能。CMOS模拟集成电路设计包括若干个阶段,图1-5给出了CMOS模拟集成电路设计流程。图1-5CMOS模拟集成电路设计流程

基于CMOS模拟集成电路设计的流程,射频集成电路设计流程大致如下:

(1)根据系统协议和物理层标准来确定无线收发信的结构。

(2)根据系统的功能和技术指标进行模块划分和系统规划,并分配各个模块的性能指标。

(3)根据代工厂(foundry)提供的器件模型,利用EDA工具进行各个模块的电路设计与仿真(称为前仿真),若达不到指标要求则返回模块划分与系统规划,直至仿真满足要求为止。

(4)根据代工厂提供的工艺文件,利用EDA设计工具进行版图设计,然后进行互连线寄生参数提取,并进行仿真(称为后仿真);前、后仿真应该包括工艺角(processcorner:slow、fast、typical)以及温度特性内容。

(5)生成并向代工厂提交GDSⅡ文件,以进行芯片制造(称为流片)。流片后得到的芯片需要进行测试。若测试结果满足指标,则芯片设计完成,否则返回模块划分与系统规划,重新进行芯片的优化设计。

1.5CMOS射频集成电路设计的常用软件概述

1.5.1

CadenceVirtuosoCadenceVirtuoso是一个集成电路设计平台。

1.VirtuosoCustomDesign(Virtuoso定制设计)

Virtuoso定制设计平台是业界领先的设计系统,其优点为:业界唯一的设计说明驱动的环境;使用常用的语法、模型和方程式的多模式模拟;极度加速版图设计;用于0.18μm以下工艺的先进硅分析;全芯片混合信号集成环境。Virtuoso平台使用CadenceCDBA数据库和业界标准的OpenAccess数据库。使用该平台,设计团队可以用1μm及以下工艺迅速、准确、按时地设计出硅片。

2.AssuraDesignRuleChecker(设计规则检查器)

Assura设计规则检查器(DRC)是Virtuoso定制设计平台设计验证工具套件的一部分。AssuraDRC是性能全面的工具,支持交互式和批处理操作模式,使用层次化的处理,即便是对最先进的设计也能快速、高效地识别和改正设计规则错误;具有独特的模式检查、密度检查,金属填充、层次化的处理,交互式和批处理验证。

图1-6所示为AssuraDRC的图形界面。图1-6AssuraDRC图形界面

3.AssuraLayoutVS.SchematicVerifier(版图原理图验证器)

Assura版图原理图(LVS)验证器是Virtuoso定制设计平台设计验证工具套件的一部分。AssuraLVS确保在tapeout之前,物理设计的版图互连与原理图或网络所代表的逻辑设计相匹配,进行跨版图层级的自动提取的器件和线网与原理图的网表比较。AssuraLVS以交互式和批处理方式提供快速、高效的验证。特点:具有图形用户界面LVS调试环境;支持混合信号设计;具有一体化的环境。图1-7所示为AssuraLVS的图形界面。图1-7AssuraLVS图形界面

4.AssuraParasiticExtraction(寄生参数提取)

Assura寄生参数提取(RCX)提供在全芯片版图上的硅精确高速寄生参数提取,有如下特点:高精确、高容量、高性能。

集成在Virtuoso平台中,AssuraRCX能够反标集总式电阻和电容到原理图中,查看单个线网的寄生参数值,在原理图和版图之间交叉探测寄生参数,提取后的过滤,以及寄生参数缩减,用提取视图直接进行仿真,探测来自原理图的仿真数据。

5.CadenceADE

CadenceADE(analogdesignenvironment)是Cadence公司的IC设计自动化仿真软件,其功能强大,仿真功能多样,包括直流仿真(DCanalysis)、瞬态仿真(transientanalysis)、交流小信号仿真(ACanalysis)、零极点分析(PZanalysis)、噪声分析(noiseanalysis)、周期稳定性分析(periodicsteady-stateanalysis)和蒙特卡洛分析(MonteCarloanalysis)等。

1.5.2AgilentADS

AgilentADS是一个射频电路分析与设计软件。段ADS的英文全称为Advanced