《EDA技术与VHDL》课程学习笔记

姓名：胡海侠学号:2００9２021２036班级:SＪ093１《EDＡ技术与VＨDL》课程学习笔记在学习本课程之前,我了解到这门课程是与数字电路有关，考虑到数字电路方面的知识已经忘得差不多了,再加上高校学习时候基础原来就不牢靠,所以就恶补了一下数字电路方面的知识。通过对数字电路的学习，我能够基本上回想起老师上课讲的内容，对数字电路方面有了一个系统的熟识，尽管还不是尽善尽美,但是对后期课程的学习已经没有什么障碍了。那么经过不到一个星期的复习，我基本掌握了以下内容:1:规律代数的基本公式和定理，规律函数的化简方法和规律函数的基本表示方法规律函数的基本公式和定理是进行公式化简的依据规律函数的基本化简方法是公式化简法和图形化简法，其中图形化简方法中主要应用卡诺图化简的方法。化简的结果通常为标准与或式规律函数的基本表示方法有六种：真值表，卡诺图,函数式，规律图，波形图和VＨDL描述2:半导体二极管，三极管和MOS管是数字电路中的基本开关元件，半导体二极管是不行控的；半导体三极管是一种电流掌握且具有放大特性的开关元件；MＯS管是用电压进行掌握的,也具有放大功能.了解了CMOS和ＴTL集成门电路的外部特征--规律特性和电器特性.规律特性即规律功能，如与门,或门,非门，与非门,或非门，与或非门等；电器特性有静态特性（主要是输入特性和输出特性)和动态特性(主要是传输延迟时间）。3:通过对组合规律电路的学习，我知道组合规律电路是输出信号仅取决于当时的输入信号,而与原来所处的状态无关.了解了组合规律电路的分析设计的方法。并通过对加法器，数值比较器，译码器，数据选择器和安排器，只读存储器的学习，对设计过程有了更深的了解。4：触发器的学习基本触发器:把两个与非门或者或非门交叉连接起来,边构成了基本触发器同步触发器：在基本触发器基础上,增加两个掌握门和一个掌握信号，就构成了同步触发器。他的显著特征就是时钟电平直接掌握边沿触发器：把两个Ｄ触发器级联起来,便构成边沿D触发器，再加以改进就可以得到边沿JK触发器.他们最显著的特征就是边沿掌握——CP上升沿(或下降沿)触发。边沿触发器的功能分类：依据在时钟脉冲操作下规律功能不同，可把边沿触发器非为：JK型，D型,T型,T’型。5:时序电路的学习整个数字电路可以分成两大类：组合电路（基础是规律代数和门电路），时序电路(基础主要是规律代数和触发器）.时序电路的地位更突出,更重要,更具代表性。时序电路不仅与输入有关,而且还决定于电路原来所处的状态,而电路状态又是构成时序电路的触发器来记忆和表示的。通过对计数器，寄存器，读写存储器，挨次脉冲发生器等典型的电路的学习，对时序电路的概念及分析方法有了比较深刻的理解。6:最后了解了一些常用的矩形脉冲电路：555集成定时器,施密特电路和单稳态触发器，以及多谐振荡器。也理解了一些常用的A/D和D/A转换器的基本工作原理，输出量和输入量之间的定量关系,主要特点，以及转换精度和转换速度的概念和表示方法。第一部分：背景知识学习篇主要学习了电子自动化技术的进展,电子设计自动化的应用领域,ＥＤＡ优势以及面对FＰGA的开发流程等。１：ＥDＡ技术的进展大致可以分为三个阶段(1）:20世纪70年月,在集成电路制作方面,MＯＳ工艺得到广泛的应用；可编程规律技术及其器件问世，计算机作为一种运算工具在科研领域得到了广泛的应用。（2）：２０世纪80年月,集成电路设计进入了ＣMOS时代，简洁可编程规律器件进入商业应用,,相应的帮助设计软件投入使用;8０年月末,消灭FＰＧA；ＣAE和CAD技术应用更为广泛（3）：20世纪90年月，随着硬件语言的标准化进一步确立，计算机帮助工程，帮助分析和帮助设计在电子技术领域获得更广泛的应用。(４):进入21世纪EＤA技术得到了更大的进展●在FPGA上实现ＤSP应用成为可能●嵌入式处理器软核的成熟，使得SOPC步入大规模应用阶段●在仿真和设计方面支持标准硬件语言的功能强大的EＤA软件不断推出●ＥDA使得电子领域各学科的界限更加模糊●基于ＥDＡ的用于ASIC设计的标准单元已经涵盖大规模电子系统及简洁ＩＰ核模块●软硬IP核在电子行业的产业领域广泛应用●SOC高效低成本设计技术的成熟●系统级,行为验证硬件语言的消灭，是简洁电子系统的设计和验证趋于简洁2:电子设计自动化应用对象全制定或半制定ＡSＩCFPGA/CＯLD开发应用PＣＢ3：VHDＬ的英文全名是ＶＨSＩC（veryhighsｐeeｄiｎtｅgraｔedｃiｒｃｕiｔ),是硬件描述语言的业界标准之一.VHDＬ具有与硬件电路无关和设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力,并在语言易读性和层次化,结构化设计方面,表现了强大生命力和应用能力。ＶHＤL支持各种模式的设计方法,如自顶向下与自底向上或混合方法.4：EDA的优势降低设计成本，缩短设计周期EＤＡ工具之所以能够完成各种自动化设计过程，关键是各种库的支持,而这些库的设计是EＤＡ公司与半导体生产厂商合作共同开发的简化了设计文档管理完全的自主权提高了电子设计自动化程度能够将使用环节纳入统一的自顶向下设计方案中可以利用计算机对硬件进行测试5：面对FPGＡ的开发流程●电路的设计与输入(HＤL描述和原理如图输入方法)●功能仿真(前仿真：检查所设计的电路是否满意预先设想的功能需求）●综合优化（把RＴL级描述和原理图描述变成门级网表描述）●综合后仿真(检查综合后的结果是否和预想的设计全都）●布局布线（布局：把门级网表中各个基本硬件单元适配到FPGA简略的硬件电路上；依据布局的拓扑结构和FPGA的连线资源，把这些基本硬件单元合理的连接起来）●时序仿真与验证(后仿真:包含门延迟和传输线的延迟，能真是反应FＰGＡ的实际工作情况，确保设计的稳定性和牢靠性）●调试与加载配置6：QuaｒtuｓⅡ软件的简洁了解ＱuartusⅡ是Alｔｅrａ供应的FPGA/CPLＤ开发集成环境，Aｌｔera是世界最大的可编程规律器件供应商之一。QuartｕsⅡ供应了完整的多平台设计环境，，能满意各种特定设计的需要，也是单芯片可编程系统(SＯPC)设计的综合性环境和SOPＣ开发的基本设计工具,并为ＡlteraDSＰ开发包进行系统模型设计供应了集成综合环境.ＱuarｔuｓⅡ设计工具完全支持VＨDＬ，Ｖerｉlog的设计流程，其内部嵌有ＶHDＬ,Ｖerilｏg规律综合器.QuaｒtusⅡ也可以利用第三方的综合工具，如LeｏnａrdoＳｐectrｕｍ，SyｎplifｙPro，ＦPＧAＣompiｌeｒⅡ,并能直接调用这些工具.同样QuａrtｕsⅡ具备仿真功能，同时也支持第三方的仿真工具，如MｏｄeｌSiｍ。此外QuarｔusⅡ与MATLAB和DSPBｕildｅｒ结合，可以进行基于FPGA的ＤSP系统开发和数字通信模块的开发。７:ＩP核IP就是知识产权或知识产权模块的意思。在EＤＡ技术和开发中具有十分重要的地位。其次部分：CＰLＤ和FPGA规律器件的简洁了解１：低密度PLＤ可编程的原理简洁的ＰLD是早期消灭的可编程的规律器件,它的规律规模都比较小，只能实现通用的数字规律电路的一些功能，在结构上是由简洁的“与-或”门阵列和输入输出单元组成。常见的ＰＬD有PRＯM,PＬA，ＰＡL，GAＬ等。（1):PROMPＲＯＭ的与阵列为全译码阵列，器件的规模将随着输入信号数量ｎ的增加成指数级增长。因此ＰROM一般只用于数据存储器，不适于实现规律函数。ＰＲＯM的或阵列为可编程的阵列，用来选取需要的最小项。下图是ＰROM表示的ＰLD阵列图ＰROM表示的PLD阵列图(２）:ＰLＡ在简洁ＰLＤ中,PLA的内部结构灵敏性最高。编程掌握简洁，其开发工具也较难设计。PＬA未得到普遍推广应用.下图是ＰLA的规律阵列示意图PLA规律阵列示意图(3):ＰＡＬ是一种与阵列可编程、或阵列固定的器件。与阵列可编程使输入项增多，或阵列固定使器件简化。器件编程的灵敏性不够。下图是PAL结构图PAL结构（4）：ＧAL美国Ｌattｉｃｅ公司在PAL器件与或门阵列的基础上于１985年推出了另一种高性能、高应用灵敏性的可编程规律器件—通用阵列规律GＡL。GAＬ器件采纳了浮栅存储E２ＣMOS工艺,具有电擦写反复编程的特性。ＧＡL的基本规律部分与PAＬ相同，也是与阵列可编程、或阵列固定的PAL结构,但它与PAL的不同之处是在其输出端设置了可编程的输出规律宏单元ＯＬＭC（OuｔputＬoｇiｃMacｒoCell）。通过编程写入，用户可将OLＭＣ设置为不同的工作状态，这样一种型号的GＡＬ器件就能具备PAＬ器件先前商量过的全部四种输出模式及其派生类型，这就为实现组合规律电路和时序规律电路的分块设计供应了便利，从而显著的增强了器件的通用性。因而GAＬ被称为通用可编程规律器件。2:CＰＬD结构和可编程原理CPLＤ结构规律块（LB)也称规律阵列块(ＬAB）是PLD的基础,由它来实现基本的规律功能.一个规律块LＢ一般由多个（８～１6个)规律宏单元构成(ＭAＸ7000系列).不同厂家、不同系列的产品结构略有差异.可编程连线PI负责信号传递，连接全部的规律宏单元,或Ｉ/O与宏单元的连接。I/O掌握块（IOB)负责输入输出引脚的电气特性掌握,比如可以设定集电极开路输出，摆率掌握,三态输出等。下图是Ａｌterａ公司的ＭAX7000Ｓ的结构图MAX7000Ｓ的结构图CPLD是基于乘积项的，乘积项阵列是一个与阵列，每一个交叉点都是一个可编程点,通过与阵列产生乘积项.后面的或门把按要求产生的乘积项加起来,得到需要的暑促规律函数。ＣPLＤ的性能特点●可多次编程、改写和擦除。●采纳CＭOＳＥＰROM、ＥEPRＯM、FlaｓhMｅmｏry和ＳRＡM等编程技术，具有高密度、高速度、高牢靠性和低功耗。●I／O端数和内含触发器可多达数百个，集成度远远高于ＰＡＬ和ＧＡL。●有灵敏多样的规律结构，可满意各种数字电路系统设计的需要。●内部时间延迟与器件结构及规律连接等无关，可猜测，易消除竞争冒险。●有多位加密位，且器件等效数千个规律门以上，因此可杜绝编程数据的非法抄袭.3:FPGA的结构及工作原理ＦPＧA都采纳查找表（Lｏoｋ-Ｕｐ-Ｔaｂｌe,ＬUＴ)来实现规律函数.如Alｔeｒa的ＦＬＥX／AＣEX/AＰEX系列器件和Xiｌinx的多数器件。ＦPＧＡ的编程配置元件都是SRＡM。由于SRＡＭ较易制造，且其可重复编程使用的次数几乎无限，所以目前高集成度的可编程规律器件几乎都是FＰＧＡ。与CPLD相比，ＦＰGA具有更高的集成度、更强的规律功能更大的灵敏性。下图是Ｘilinx公司ＦPGＡ基本的组成结构Xilｉnｘ公司FPＧA基本的组成结构查找表（LUT）就是一个有N根,一般是4根地址线的16ｘ1的RＡM存储器。（存储容量取决于输入数量,N个输入的规律函数，需要2N容量的SRＡM来实现。)工作原理：当用户通过原理图或ＨDＬ语言描述了一个４输入的规律电路后,ＥDA软件就会按设计要求自动计算规律电路的全部可能的结果，并把该结果事先写入这个RAM存储器。这样，当输入变量作为RAＭ的地址信号输入时，预期的结果(输出规律函数)就作为RAM的存储数据输出了。（查找表存储组合规律值)FＰGＡ的性能特点●采纳SRAＭ编程技术，具有高密度、高速度、高牢靠性和低功耗。●丰富的Ｉ/O端数和触发器,集成度远远高于PAＬ和GＡＬ.●结构灵敏，内部的CLB、IＯＢ和PＩ均可编程；强有力的组合规律函数发生器,可实现多个变量的任意规律。可满意各种数字电路系统设计的需要。●某些FＰＧＡ还供应片内高速RＡＭ，可用于ＦＩＦＯ等的设计。●每次上电时需进行数据配置；断电后，配置数据自动丢失。●内部时间延迟与器件结构及规律连接等有关,故信号传输时延不行测４：世界上有多家公司生产CＰＬD/FPＧA,主要的生产厂商有：●Ａｌterａ公司，主要的ＣPLD生产厂商●Xｉlｉnx公司，主要的FＰGA生产厂商●Lａttｉｃe公司，闻名的ＣPLD生产厂商●ＡＣTEL公司,闻名的ＣPLD生产厂商●Cypｒess公司，闻名的CPLD生产厂商●Atemal公司，闻名的ＩC/MCU公司,也设计生产ＰLＤ产品。●Ｌuccent公司,闻名的通讯企业,也设计生产PＬＤ产品第三部分：VＨDL语言基础学习通过这部分的学习,基本上掌握的ＶHＤL语言现象和语句的规章。1：VHDＬ(VHSIC，hａrdｗaredｅsｃriptiｏnｌanguａge，verｙhighsｐeeｄｉｎｔｅgｒateｄcircｕit)是一种标准的硬件描述语言，中文就是超高速集成电路硬件描述语言。使用VHＤL,不仅可以快速地描述和综合FＰGＡ设计，还可以提高以下性能功能与灵敏性不依靠于器件的设计可移植性性能评估的能力上市时间快,成本低2:一个完整的ＶHDL语言程序通常包括实体(entiｔy），结构体(ａｒｃhitｅcｔure),配置(ｃoｎfiｇuratiｏn)，包集合（ｐａｃｋage)和库(ｌｉbrary）五个部分.实体说明Entitｙ的结构如下Enｔity〈ｅntiｔｙ_name＞isGeneｒicdeｃｌａraｔｉonsPortdｅcｌarａtionｓEnd〈ｅntity_namｅ〉实体的设计说明以Entｉty＜eｎｔｉｔy_namｅ>is开头,以eｎd〈ｅntｉtｙ＿ｎａｍe〉结束。<entiｔy_ｎaｍe>为实体的名字。在ＶHDL语言中式不区分大小写的。Geｎeric语句成为类属说明语句，用于向模块传递参数。语句语法为:Gｅneric（＿ｐaraｍeteｒ_name:sｔｒｉnｇ:＝_defaｕlt_valｕe;_pａrameｔer_ｎame:ｉntｅger：＝_ｄefａｕlt_ｖａｌuｅ）;其中＿pａrameteｒ_ｎame是参数名,strinｇ和integer是参数类型，＿dｅｆault_ｖalue是初始化值，即传递给模型的参数。端口说明是对基本设计实体与外部接口的描述，也可以说是对外部引脚信号的名称，以及数据类型和输入，输出类型的描述。端口的方向可以分为四种：iｎ，out，inoｕｔ,bufｆer。In表示信号只能输入,不能输出；ｏuｔ表示信号只能输出,不能输入;iｎoｕt则既能输入又能输出；ｂｕfｆer类似于但信号可被AＳIC内部利用。★结构体architｅｃturｅ是一个基本设计单元的主体，它简略定义了设计单元的功能。构造体对基本设计单元的描述方式可以分为三种:行为描述，结构描述和以上两种方法的混合。构造体的简略结构如下：Ａrchitecｔurｅ<ｉdentifｉｅr〉of_entｉｔｙ＿ｎａmｅｉｓSignａl_signaｌ_nａme：std_logic；Signaｌ_ｓｉgnａl－ｎaｍｅ:stdlogiｃ;Bｅｇinprocｅssｓtａtｅmentｃｏｎcｕrｒｅnｔproceｄurｅcａｌlcｏncuｒreｎｔsｉgnalaｓsignmｅnｔｓｅｌｅctedsigｎalassignmenｔcomｐｏneｎtinｓtantiａtionstａtｅmentgeｎｅrａtestaｔemeｎｔend<ｉｄenｔiｆier＞；定义语句位于Architecturｅ和begiｎ之间,用于对结构体内部所使用的信号,常数，数据类型和函数进行定义。并行处理语句位于begin和end之间，这些语句简略描述了结构体的行为及其连接关系。并行语句是并行执行的，其书写挨次是不分挨次的Ｐroｃess语句是并行处理语句的一种，一个结构体可以有多个ｐroceｓｓ语句，这些进程之间是并行执行的，但是在process语句内部语句是挨次执行的。大多数prｏｃess语句的执行时由敏感信号触发的，但是有些prｏｃess是没有敏感信号的，执行进程语句要有wａit。库库是经过编译后的的数据集合,它存放包集合定义，实体定义，结构体定义和配置定义。在VＨDL语言中，库的什么总是放在设计单元的最前面。库的好处就在于可以使设计者共享已经编译好过的设计结果。使用库的语法为：Libraｒｙlibｒａry_ｎａme；Useｌｉｂｒaｒy_naｍe。pａckａｇｅ_nａme。iｔeｍ.name；IEEE库中包括四个包集合Ｓtd_ｌogiｃ_11６4(标准规律类型和相应函数）Stｄ＿logic_ａｒith(数学函数)Ｓtｄ_ｌｏgｉｃ_signed(有符号数学函数）Std_logｉｃ_unsｉgｎeｄ(无符号数学函数)用户自定义的包集合都放在work库中，使用方法如下；Liｂrａｒyworｋ；Uｓｅwｏrk。<paｃkａgeｎａｍｅ＞．ａｌl想法：库说明语句的作用范围从一个实体说明开头到它所属的结构体，配置为止。当一个源程序中消灭两个以上的实体时，每个实体前都要有相应的库说明。包集合包集合来定义ＶHDL语言中所要用到的信号定义,常数定义,数据类型，元件语句，函数定义和过程定义等，它是一个可编译的单元,也是库中的一个层次.如果要使用一个包集合,在程序开头需要加上如下语句：Ｕsｅｌibrary_ｎame．ｐaｃkaｇｅ＿name。all；其中librａｒｙ_naｍe是所在的库文件名称，pａｃkagｅ＿name是包集合名称，而uｓe和all则是关键字。例如:Ｕｓeｉｅee.ｓｔd_lｏgic＿１１6４。aｌｌ；表示在ＶHＤＬ程序中要使用ｉeｅe库中的名为sｔd＿ｌogｉc_１164的包集合中的定义.配置描述层与层之间的联系关系，以及实体与结构体之间的联系关系。可以利用这种配置语句来选择不同的结构体，使其与要设计的实体相对于，也可以使元件与实体-结构体相对应。配置语句被广泛应用于仿真，它供应了一个可变的，快速的交互设计的方式,但在综合时，该语句不被支持。配置语句的语法如下:Configurａtｉon〈ｉdeｎtifｉer>of〈enｔiｔｙ_name＞isＦoｒ〈arcｈｉteｃtｕre_ｎａme＞Endfor;Ｅnd〈ｉdentifiｅｒ>；3：VＨDＬ的数据对象在VHＤL中，数据对象有三类，即变量（VARIABLE)，常量（CＯNＳTＡＮT)和信号(SＩGＮＡL）。数据对象类似于一种容器，它接受不同数据类型的赋值.常数常数的定义和设置主要是为了使程序容易阅读和修改。常量是一个恒定不定的值，一旦做了数据类型和赋值定义后,在程序中就不能再转变，因而具有全局性的意义。常数定义的一般表达式为：coｎｓtant常数名：数据类型:＝表达式；常数定义语句所允许的设计单元有实体,结构体,程序包,块，进程和子程序.常数的可见性是指常数的使用范围取决于他被定义的位置。变量在VＨDL语法规章中，变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它作出定义的当前结构。变量的赋值是一种抱负化的数据传输，是立即发生的,不存在任何的延时行为.变量的主要作用是在进程中最为临时的数据存储单元.变量的定义一般表示如下：ＶARIＡBLE变量名:数据类型：=初始值;例如：ＶＡＲIAＢＬＥａ：ＩＮＴEGＥＲRANG0to15;-—变量a定义为常数，取值范围是0～15;VＡＲＩＡBＬEd：STＤ＿ＬOＧIC：='１';－—变量d定义为标准规律位数据类型,初始值为’１'；信号信号的性质类似于连接线，信号最为一种数值容器，不但可以容纳当前值,也可以保持历史值。信号的定义格式为：ＳIGＮAＬ信号名:数据类型：=初始值；信号具有全局的特征,信号的使用范围是实体，结构体和程序包。在进程和子程序的挨次语句中不允许定义信号。此外在进程中只能将信号列入信号敏感表，而不能将变量列入敏感表。可见，进程只对信号敏感，而对变量不敏感.这是由于只有信号才能把进程外的信息带入进程内部.信号的赋值语句表示如下:目标信号<=表达式AＦＴＥR时间量;表达式可以是一个运算表达式，也可以是数据对象。数据信息的传入可以设置延时量.信号的赋值可以消灭在一个进程中,也可以直接消灭在结构体的并行语句结构中。进程与变量赋值语句功能的比较比较对象信号SIGＮAＬ变量VAＲＩABLE基本用法用于作为电平中的信号连线用于作为进程中局部数据存储单元适用范围在整个结构体内的任何地方都能适用只能在所定义的进程中使用行为特征在进程的最后才对信号赋值立即赋值4：数据类型预定义的数据类型位bｉt在数据系统中，信号值通常用一位表示，为允许的数值为‘0’或‘1'布尔量ｂooleａn一个布尔量只有true和false两种状态：‘真'或‘假'。布尔量不能进行数据运算，只能进行关系运算.字符chaｒａｃｔer字符允许的数据内容为128个标准ASCⅡ字符,字符量通常用单引号引起来.字符串sｔriｎg字符串由一串字符构成.例如Ｓignａｌksｕt:ｓtrinｇ(１to9)：=ｋung—shaｎ;标准规律ｓtｄ_logicｓtd_logic数据类型定义ｔypｅstd＿logｉcｉｓ（'U’,’Ｘ’,'0’，’1’，'Z’,’W’,’Ｌ’，’H’,’—‘)；’U’：未初始化;’X’：强未知的；'0’：强规律0;'1’：强规律1；’Z’:高阻态；'W':弱未知的；’L’：弱规律0；’H'弱规律1；’-‘：忽视.标准规律矢量stｄ_ｌogic_vertor整数intｅger整数与数学中整数定义相同,整数的表示范围为-２14７４８３６４8～21４74８364７。编译器将整数型操作数的位宽设为32位。用户自定义数据类型用户自定义数据类型是基本数据类型为基础而定义的数据类型.用户定义的数据类型的书写格式是:Ｔｙpe数据类型名｛,数据类型名｝数据类型定义；运算操作符规律运算符规律运算符有and，or，nand，ｎｏr，xｏr等,规律运算符只能用于bit，ｂｏoｌean及ｓtｄ＿logic三种类型的数据,“not"的优先级最高.算术运算符算术运算符有abｓ，＋，—,*,/，mod等.“+”及“-"为传统的整数加减法，必须调用算术程序包（biｔariｔｈpackage）才能运算.关系运算符关系运算符有=，／=,＜，＜=，>，>=.关系运算的结果为布尔量。赋值运算符赋值运算符原来给信号赋值,可以消灭在任何地方，信号赋值符号位=＞;如果要给变量赋值，只能在进程中进行,变量的赋值符号位:=。并置运算符并置运算符“&"用于位连接。连接运算符在调用集成电路组件时，必须使用连接的方式来指定该电路组件引脚与其对应的端口信号的练接通路。最常用的方法是通过引脚图(porｔmap）或属性图（ｇeｎeｒicｍａp）连接.例如:Sｔｏ:ｄｓｒffporｔmap（ｄ=＞data,s=＞set，r=〉ｒｓt,ｃlk＝〉ｃlk，q＝〉qｏuｔ)；此例将D型触发器的全部引脚d,s,ｒ，clk及ｑ指定连接到目的程序中所定义的实体的信号端daｔａ，ｓeｔ，rsｔ，clｋ及qoｕｔ。5：ＶHDL挨次语句与并发语句挨次语句挨次语句只能消灭在过程，进程及函数中，其中所以的命令语句是按挨次执行的。IＦＴHEN语句此种IF语句的语法为：IＦ＜条件〉ＴＨＥN挨次执行语句ＥNDIF；IFTHENELＳE语句此种ＩF语句的语法为:IF〈条件〉THEＮ挨次执行语句ＥLＳE挨次执行语句ＥＮDＩF；IFTHENEＬＳＩF语句此种IＦ语句的语法为IF〈条件1〉ＴHＥＮ挨次执行语句ELＳEIF〈条件２〉THEＮ挨次执行语句ELＳE挨次执行语句ENDＩF；选择语句CＡSE语句原来从很多不同的语句之中选择其一执行，CＡSE语句书写格式如下:ＣＡSE_ＥXPREＳＳＩOＮＩSWＨEN_CONSTAＮＴ_ＶALＵＥ＝〉＿SＴＡTＥMＥＮT;WＨENOTHEＲS=＞_STＡＴＥMＥNＴ;ENＤCＡＳE;等待语句WAIT语句使程序产生等待，直到条件满意再执行。ＷAIＴ语句可以设置4种不同条件:无限等待，时间到,条件满意及敏感信号量变化.其书写格式如下：ＷＡIＴ—-无限等待ＷAＩTOＮ——敏感信号量变化WAＩTUＮTＩL－-条件满意WAITFOR—-时间到例如：WAITUＮTＩL＿clk_ｎame='1’fｕｎctioｎ语句ｆuｎcｔｉoｎ语句与ｐrｏcｅduｒe语句的最大区分在于它是挨次语句，且一次只返回一个值.在ＶＨDＬ语言中,函数语句的书写格式如下：FUＮCTＩＯN函数名（参数1，参数２,…）RＥTURＮ数据类型名IＳ定义语句BEGIN挨次处理语句REＴURN返回变量名ENＤ函数名6:描述方式使用VHDＬ语言对硬件系统进行描述,可以采纳3种不同风格的描述方式，即行为描述方式,RTL描述方式和结构描述方式。行为描述方式是对系统数学模型的描述，其抽象程度比寄存器传输描述方式和结构化描述方式更高.行为描述方法只定义电路的功能，并不定义电路的结构，也没有简略实现硬件的目的，它只是为了综合目的而使用的一种描述方法。RTＬ描述方式是一种明确规定寄存器描述的方法。RTＬ的全称是regisｔeｒtransfeｒlevｅl,它是一种以综合为目的的描述方式.它是一种可以综合的描述方法,综合过程先把ＨＤＬ翻译成电路的模式,然后再进行优化,最终达到一个门阶段的应用。结构描述方式,就是在多层次的设计中，直接用门电路设计单元来构成一个简洁的规律电路的描述方法。结构描述方式最能提高设计效率，它可以将自己已有的设计成果便利地调用到新的设计中去.他主要是描述电路的功能和结构,它是由顶层模块对底层，模块的调用来实现的。此描述方式实现的电路可以综合.第四部分:实验篇通过这部分的实践，基本上了解了QuarｔuｓⅡ进行数字系统开发的流程,为以后连续学习打下了基础开发流程也许如下打开QｕartｕｓⅡ软件,ｆile-NewPｒojectWｉzard工具选项创建工程例如我们做一个十进制的加法计数器，建立工程的界面如下点击neｘt，由于我们没有ｖhｄｌ程序，所以这一步直接点击neｘt,进入到目的芯片选择界面,我们选择EＰ１Ｃ6Q２40C8，这里的EP1Ｃ6表示Cｙclｏnｅ系列及此器件的规模:Q表示PQFＰ封装；C8表示速度级别;Ｓp