第五章数字集成电路(时序逻辑电路)

上海大学自动化系林小玲第五章数字集成电路

（时序逻辑电路）§5.4.1概述

触发器：能够存储一位二进制信息的基本单元电路。

—具有记忆功能的基本逻辑单元§5.4集成触发器

双稳态触发器：两个稳定状态，一个为“1”，一个为“0”，电路工作在两个稳定状态之一

触发器分类按触发方式分：电位触发方式、主从触发方式及边沿触发方式。按逻辑功能分：RS触发器、D触发器、JK触发器和T触发器。

触发器特点具有两个互补的输出端Q和Q。在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能保持状态不变（记忆）。§5.4.2基本R-S触发器&1&2QQRS两个输入端两个输出端低电平有效正常时逻辑状态相反100101&1&2QQRS输入R=0,S=1时全1则0任0则1不论原状态如何，输出均为：Ｑ＝０，Ｑ＝１直接置0端直接复位端010110&1&2QQRS输入R=1,S=0时全1则0任0则1不论原状态如何，输出均为：Ｑ＝1，Ｑ＝0直接置1端直接置位端101101&1&2QQRS输入R=1,S=1时若原状态为：Ｑ＝0，Ｑ＝101触发器保持原态101110&1&2QQRS输入R=1,S=1时若原状态为：Ｑ＝1，Ｑ＝001触发器保持原态0011&1&2QQRS输入R=0,S=0时如果信号撤销（变1）后触发器状态由二与非门信号传输的快慢决定，仍为不定状态破坏了二输出状态相反的要求触发器状态不定基本R-S触发器的真值表Ｒ

Ｓ

Ｑｎ＋１００不定０１０１０１１１Ｑｎ保持基本R-S触发器的逻辑符号SRQQRSＱｎ＋１------输入信号作用以后的状态Ｑｎ---------输入信号作用之前的状态R-S触发器特点:(1)具有两个稳态(Q=0,Q=1或Q=1,Q=0),称为

双稳态触发器.(2)可触发使之翻转(使RD、SD之一为0时可翻转).(3)具有记忆功能(RD、SD都为1时，保持原来状态).R-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k

4.7k

KQQt正脉冲负脉冲开关K定时左右切换§5.4.3钟控双稳态触发器时钟脉冲按逻辑功能分：R-S触发器D触发器J-K触发器下一页1.时钟控制同步触发的R-S触发器触发器功能表&&RDSDQQ&&RSCPCP:时钟脉冲(ClockPulse)

R、S控制端CPRSQn+1

说明

100Qn

保持1011置11100清0111不定避免0

Qn

保持

--任意时钟控制同步R-S触发器(续)时钟控制

—只有CP=1时,输出端状态才能改变；CP=0时，输入端被关闭，输出保持原来状态。在CP=1时,控制端R、S的电平(1或0)发生变化时,输出端状态才改变---电平触发CPRSQn+1

说明

100Qn

保持1011置11100清0111不定避免0Qn

保持CP=1时，有状态方程约束条件：RS=0§5.4.4D触发器1.时钟控制电平触发的D触发器CPRSQn+1

说明

100Qn

保持1011置11100清0111不定避免0Qn

保持DSD&&SCPR&&QQ其他两种情况不会出现&&RDSDQQ&&RSCP时钟控制电平触发的D触发器功能表

CPDQn+1

1001110QnCP=1时,Qn+1=DCP=0时,Qn+1=Qn(保持原状)D触发器具有数据记忆功能时钟控制电平触发的D触发器符号RDSDDCPQQSDRD2.维持阻塞型D触发器(1)电路结构

时钟控制的D触发器的缺点：在时钟=1期间，D端数据的变化会使得触发器的状态多次翻转----空翻现象，电路输出状态出错，是不允许的。&1&2&3&4SRCP&5&6DABSDRD置0维持线置1维持线置0阻塞线置1阻塞线&1&2&3&4SRCP&5&6DABSDRD置0维持线置1维持线置0阻塞线置1阻塞线(2)逻辑功能D=0时0被封锁10111100Qn+1=001101&1&2&3&4SRCP&5&6DABSDRD置0维持线置1维持线置0阻塞线置1阻塞线D=1时0被封锁11001101Qn+1=111CP=1期间D

的变化不影响输出。110110维持阻塞D触发器的真值表D

Qn+10011接收CP上升沿到来前一瞬间的D信号，在CP为高、低、下降沿时，Q的状态不再翻转。特性方程维持阻塞型D触发器的引脚功能符号RD

直接清0端(复位端)

RD

=0,SD=1时,Q=0SD

直接置1端(置位端)RD=1,SD=0时,Q=1

小圈表示低电平有效D数据输入端CP时钟脉冲Q、Q输出端，Q的小圈

表示是反相输出端

,

即Q总是与Q相反RDSDDCPQQ翻转时刻描述：CP(3)触发方式CP由0跳至1时,触发器接收输入信号，并输出相应状态。一个CP的有效期内，不会出现多次翻转的现象。

只有在CP脉冲的电平跳变时，接收输入信号并输出相应状态的触发方式称为边沿触发。又分为上升沿触发和下降沿触发两种。逻辑符号RDSDQQDCDCPSDQQDCDCPRD维持阻塞型D触发器的引脚功能功能表CPQn+1D触发方式:边沿触发(时钟上升沿触发)功能表说明：在CP上升沿时，Q等于D；在CP高电平、低电平和下降沿时，Q保持不变RDSDDCPQQ时钟下降沿触发的维持阻塞型D触发器RDSDDCPQQ功能表CPQn+1D功能表说明：在CP下降沿时，Q等于D；在CP高电平、低电平和上升沿时，Q保持不变带圈表示下降沿触发例：已知上升沿触发D触发器D端的输入信号波形，且触发器原为0态，画出触发器的Q端波形。1234QCPDD的变化对Q无影响课堂练习题目:时钟CP及输入信号D的波形如图所示,试画出各触发器输出端Q的波形,设各输出端Q的初始状态=0.DQDCPQ1Q2DQDCPDQDCPQ1课堂练习(续)CPDQ1课堂练习(续)Q2DQDCPCPDQ1应用举例例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。CLRD

CPQCLRD

CPQCLRD

CPQCLRD

CPQ1Q1D2Q2DGND4Q4D3Q3D时钟清零UCC公用清零公用时钟74LS175管脚图+Ucc清零1D2D3D4DCP1Q2Q3Q4QUCCRDR

4&>1时钟脉冲赛前先清零00001与门打开发光二极管不亮+Ucc清零1D2D3D4DCP1Q2Q3Q4QUCCRDR

4&>1时钟脉冲110关闭按其它按钮不起作用§5.4.5J-K触发器工作原理：CP=0，G3和G4封锁，输出保持原来状态。CP=1时：J=0K=0保持原来状态J=0K=1输出0J=1K=0输出1J=1K=1输出与原态相反JKCPQn+1

说明001Qn

保持0110清01011置1111Qn

翻转

0Qn保持JK触发器的功能真值表5.4.6主从型J-K触发器1、电路逻辑图&&RDSDQQ&&RSCP由两个同步的RS触发器组成RSC从触发器RSC主触发器JKCPRDSDRSC从触发器RSC主触发器JKCPRDSD10主触发器打开从触发器关闭1RSC从触发器RSC主触发器JKCPRDSD主触发器关闭从触发器打开001RSC从触发器RSC主触发器JKCPRDSD2、逻辑功能J=0，K=0时00状态不变状态不变Qn+1=QnRSC从触发器RSC主触发器JKCPRDSDJ=0，K=1时011010保持Q=0保持Q=0Qn+1=0RSC从触发器RSC主触发器JKCPRDSDJ=0，K=1时010101变为Q=0变为Q=0Qn+1=0RSC从触发器RSC主触发器JKCPRDSDJ=0，K=1时Qn+1=001置0端RSC从触发器RSC主触发器JKCPRDSDJ=1，K=0时10与J=0,K=1时相反Qn+1=1置1端RSC从触发器RSC主触发器JKCPRDSDJ=1，K=1时111010变为Q=1变为Q=1Qn+1=1RSC从触发器RSC主触发器JKCPRDSDJ=1，K=1时110101变为Q=0变为Q=0Qn+1=0RSC从触发器RSC主触发器JKCPRDSDJ=1，K=1时11Qn+1=Qn计数功能来一个脉冲触发器翻转一次翻转时刻描述：CP3、触发方式前沿处，主触发器接收信号，从触发器关闭。后沿处，从触发器接收信号，输出相应的信号符号在CP上升沿时,接收J、K

信息,Q不变化在CP下降沿时,根据接收到的J、K信息，Q变化JKQn+100Qn01010111QnCPQQRSJKCP主从型J－K触发器工作波形图举例JKQn+100Qn01010111Qn0CPJKQ置1清0翻转翻转CP接收JK信号Q状态转变主从JK触发器状态转移真值表逻辑关系：----特性方程例：已知后沿主从触发J-K触发器CP、J、K波形，且触发器原为0态，画出触发器的Q端波形。1234QCPJK一次翻转一次翻转JKQ1DCPQ触发器课堂练习题目:时钟CP及输入信号D的波形如图所示,试画触发器输出端Q的波形,设各输出端Q的初始状态=0.---------驱动方程触发器课堂练习(续)CPD(J)KQ主从型J-K触发器74系列常用集成电路介绍JKQ1DCPQ§5.5.1概述含有双稳态触发器的逻辑电路叫时序逻辑电路简称为时序电路有记忆功能时序电路与原来的状态有关寄存器计数器§5.5时序逻辑电路时序电路的输出不仅与当前输入状态有关，还与电路的前一输出状态有关。时序电路结构特点：组合电路+触发器电路的状态与时间顺序有关组合电路存储电路Z1ZnW1WhY1YkX1Xn时钟信号未注明输出方程：Z（tn）=F[X（tn），Y（tn）]状态方程：Y（tn+1）=

G[W（tn），Y（tn）]驱动方程:W（tn）=H[X（tn），Y（tn）]时序电路的结构存储电路输入信号存储电路输出信号时序电路输出信号时序电路输入信号现态，或原状态次态或新状态式中：tn、tn+1表示相邻的两个离散时间时序逻辑电路的分类（1）按存储电路中存储单元状态改变的特点分类同步时序电路异步时序电路（2）按时序电路的逻辑功能分类计数器寄存器移位寄存器画状态转换图或时序图列写各触发器的驱动方程列写时序电路的输出方程求触发器的状态方程作状态转换表描述时序电路的逻辑功能同步时序电路的分析步骤画出时钟脉冲作用下的输入、输出波形图描述输入与状态转换关系的表格或图形根据特性方程组合电路的输出输入端的表达式，如R、J、K、D。时序电路分析步骤

Q2nQ1nCP1Q1Q11K1JC1FF1Q2Q21K1JC1FF2Z&例1：已知同步时序电路的逻辑图，试分析电路的逻辑功能。解：1.列写驱动方程和输出方程驱动方程：J1=K1=1J2=K2=Q1n输出方程:Z

=Q1nQ2n2.求状态方程JK触发器的特征方程为：分析举例将J、K分别代入，得到两个触发器的状态方程3.作出电路的状态转换表及状态转换图填状态转换表方法：列出Q2n

Q1n

所有组合由状态方程求Q2n+1

Q1n+1由输出方程求Z次态Q2n+1

Q1n+1现态Q2n

Q1n输出Z00011011Z

=Q1nQ2n011011000001将Q2n、Q1n分别代入状态方程求Q2n+1、Q1n+1将Q2n、Q1n分别代入输出方程求Z/0次态Q2n+1

Q1n+1现态Q2n

Q1n输出Z00011011011011000001由状态表转换表绘出状态转换图000111/0/1/Z/0Q2Q1转换方向电路状态输入/输出104.作时序图为了更好地描述电路的工作过程，常给出时序图或称波形图，画出时钟脉冲和输入信号的作用下，状态和输出信号变化的波形图。利用状态表或状态图，首先画出时钟脉冲，再画出状态Q2Q1波形图，最后画输出波形。依据电路图可知下降沿触发/0000111/0/1/0105.逻辑功能分析通过状态转换图的分析，可以清楚地看出，每经过4个时钟脉冲的作用，Q2Q1的状态从00到11顺序递增，电路的状态循环一次，同时在输出端产生一个1信号输出。该电路是一个模4计数器，时钟脉冲CP为计数脉冲输入，输出端Z是进位输出。也可将该计数器称为两位二进制计数器。输出仅取决于电路本身的状态。/0000111/0/1/010Q2Q0JKC1FF0Q1Q1JKC1FF1=1XCP例2分析电路的逻辑功能解：（1）写输入方程（2）求状态方程（3）列状态表：XQ1nQ0nQ1n+1Q0n+1000010011001011011001001110100110011111000011011X=0加法计数X=1减法计数异步逻辑电路的形式及特点CP寄存器是用来存放数码和指令等的部件。具有清除数据、接收数据、存放数据和传输数据的功能能。数码寄存器移位寄存器第12章时序逻辑电路下一页上一页上一节下一节返回§5.5.2寄存器由触发器+逻辑门组成寄存器是用于存放各种数码和指令的时序电路。由N个触发器组成的寄存器，能存储N位二进制代码。1011清零寄存取出00001011010010115.5.2.1数码寄存器（寄存器）

---------------能暂时存放数据CLRD

CPQCLRD

CPQCLRD

CPQCLRD

CPQ1Q1D2Q2DGND4Q4D3Q3D时钟清零UCC74LS175管脚图并入并出四位数码寄存器74LS175+Ucc清零1D2D3D4DCP1Q2Q3Q4QUCCRDR

4&>1时钟脉冲抢答电路（2）集成数码锁存器74LS373(a)外引脚图(b)逻辑符号8D锁存器按移位方向的不同可分为：右移位寄存器左移位寄存器双向移位寄存器将寄存的数码向高位（或低位）移位的寄存器5.5.2.2移位寄存器数码存入端数码取出端1、四位右移寄存器移位CPQ4D4DCRDRDDCDCDCRDRDQ3Q2Q1D3D2D1清零移位清零DCDCDCDCRDRDRDRDQ4Q3Q2Q1D4D3D2D1CPQ4Q3Q2Q1D4D3D2D1CP清零00000待存数码为1101100011000010001001010101011011101011001100011001100010001000000002345678存数按CP节拍从低位到高位依次串行送到D4端取数令D4=0，输入4个移位CP脉冲。

1101将从低位到高位由Q1端输出CP23456781D4Q4Q3Q2Q1串行输入串行输出串行输入同步时序逻辑电路2、四位左移寄存器串行输入异步清零3、双向移位寄存器在单向移位寄存器的基础上，增加由门电路组成的控制电路实现。

74LS194为四位双向移位寄存器。与74LS194的逻辑功能和外引脚排列都兼容的芯片有CC40194、CC4022和74198等。4、集成移位寄存器双向移位寄存器74LS194（a）外引脚图（b）逻辑符号§5.5.2.3寄存器应用举例

集成电路双向移位寄存器(74LS194)应用并行输入数据右移串入数据控制端输出清0端时钟左移串入数据Q0Q1Q2Q3DSRD0D1D2D3DSL

CRM1M0CP74LS194Q0Q1Q2Q3DSRD0D1D2D3DSL

CRM1M0CP74LS194双向移位寄存器74LS194的功能CRCPM1M0Q0Q1Q2Q300000100保持

101DSR

右移一位

110左移一位DSL111D0D1D2D3(并行输入)用双向移位寄存器74LS194组成节日彩灯控制电路Q0Q1Q2Q3DSRD0D1D2D3DSL

CRM1M0CP74LS194+5V+5VM1=0,M0=1右移控制Q0Q1Q2Q3DSRD0D1D2D3DSL

CRM1M0CP74LS194+5VCP1秒Q=0时LED亮清0按键1k

二极管发光LED1计数器是用来累计脉冲数目的，还可以用作分频、定时和数学运算。加法计数器减法计数器可逆计数器二进制计数器十进制计数器任意进制计数器同步计数器异步计数器5.5.3计数器二进制数是用0和1两个数字表示,加1计数,逢2进1，由于双稳态触发器有“0”和“1”两个状态，所以，一个触发器可以表示一位二进制，如果要表示n位二进制就得用n个触发器5.5.3.2二进制计数器用触发器组成计数器QQRSJKJKQn+100Qn01010111QnCP上升沿触发例:用维—阻型J-K触发器组成异步二进制加法计数器由JK=11控制触发器翻转计数1.二进制异步加法计数器用4个维—阻型J-K触发器组成

4位异步二进制加法计数器QQRSJKQQRSJKQQRSJKQQRSJKR清0脉冲Q0Q1Q2Q3CP计数脉冲4位异步二进制加法计数器时序图12345678910111213141516CPQ0Q1Q2Q3000010001000100011110000异步:各触发器不同时翻转,从低位到高位依次翻转CP的上升沿Q0翻转Q0的上升沿Q1翻转Q1的上升沿Q2翻转Q2的上升沿Q3翻转QQRSJKQQRSJKQQRSJKQQRSJKRQ0Q1Q2Q3CP4位异步二进制加法计数器状态转换表CPQ3Q2Q1Q0

000001000120010300114010050101601107011181000CPQ3Q2Q1Q0

91001101010111011121100131101141110151111160000每16个CP循环一周动画如将电路改为：即将前一级的Q端和后一级的CP端相连，则输出波形为12345678910111213141516CLK01010101010101010011001100110011000111100001111000001111111100000000Q0Q1Q2Q3二进制减法计数器波形图2.二进制异步减法计数器CPQ3Q2Q1Q000

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

160

1

1

070

1

1

181

0

0

091

0

0

1101

0

1

0111

0

1

1121

1

0

0131

1

0

1141

1

1

0151

1

1

1160

0

0

0加法计数器Q3Q2Q1Q01

1

1

11

1

1

01

1

0

11

1

0

01

0

1

11

0

1

01

0

0

11

0

0

00

1

1

10

1

1

00

1

0

10

1

0

00

0

1

10

0

1

00

0

0

10

0

0

01

1

1

1减法计数器CP23456781109111213141516Q0Q1Q2Q3二分频四分频2n

分频异步计数器3.同步二进制加法计数器同步:每个触发器都用同一个CP触发，要翻转时同时翻转JKQn+100Qn01010111QnJ-K触发器真值表QQRSJKQQRSJKQQRSJKQQRSJK同步二进制加法计数器设计用维—阻型J-K触发器(1)Q0的翻转：每来一个CP，Q0翻转一次R清0脉冲CP(2)Q1的翻转:Q0=1时,再来一个CP,Q1翻转一次(3)Q2的翻转:Q1Q0=11时,再来一个

CP,Q2翻转一次&Q1Q0Q0Q1Q2Q3JK=11J,K=Q0J,K=(Q1•Q0)(4)Q3的翻转:Q2Q1Q0=111时,再来一个CP,Q3翻转一次J,K=(Q2•Q1•Q0)&Q2Q1Q0同步二进制加法计数器QQRSJKQQRSJKQQRSJKQQRSJKR清0脉冲CP&Q1Q0Q0Q1Q2Q3&Q2Q1Q0波形图写出驱动方程写出状态方程列出状态转换真值表：CPQn3Qn2

Qn1Qn0

00000100012001030011401005010160110701118100091001Q3Q2Q1Q000010010001101000111100010010101011…………4位同步二进制加法计数器时序图12345678910111213141516CPQ0Q1Q2Q3000010001000100011110000同步计数器各触发器在同一时刻翻转而异步计数器各触发器翻转时刻不同,低位的领先,高位的迟后,延迟时间为纳秒(ns)级练习及习题十进制数用0~9十个数字表示,而数字电路中使用二进制,所以须用二进制数给十进制数编码编码方法:用4位二进制数表示1位十进制数,

称为二—十进制编码,又称BCD码

(BCD—BinaryCodedDecimal)

二进制数用8421码十进制数:用0-9共十个数字表示所以,用十个4位二进制数表示0-9bzzl§5.3.3.3十进制计数器1.异步十进制加法计数器设计(用下降沿触发的维—阻型J-K触发器)JKQn+100Qn01010111QnQQRSJKCP在CP时,根据JK状态Q变化

异步十进制加法计数器设计(用下降沿触发的维—阻型J-K触发器)CPQ3Q2Q1Q0

00000100012001030011401005010160110701118100091001分析状态转换表,找出JK控制规律:(1)CP时,Q0翻转,JK=11(2)Q0

时,Q1翻转(3)Q1

时,Q2翻转,JK=11

1010100000(5)当Q3=1(Q3=0)且Q0

时,将Q1清0(4)Q0时,Q3翻转,且

Q2Q1=11时,Q3由0翻转成1

Q2Q1=00时,Q3被清成0RQQRSJKQQRSJKQQRSJKQQRSJK(1)CP时,Q0翻转,JK=11异步十进制加法计数器设计(用下降沿触发的维—阻型J-K触发器)CPQ0Q1Q2Q3(2)Q0

时,Q1翻转(3)Q1

时,Q2翻转,JK=11&(4)Q0时,Q3翻转,且

Q2Q1=11时,Q3由0翻转成1

Q2Q1=00时,Q3被清成0(5)当Q3=1(Q3=0)且Q0

时,将Q1清0异步十进制加法计数器(用下降沿触发的维—阻型J-K触发器)时序图12345678910CPQ0Q1Q2Q3000010001000100010010000110000101010101011102.同步十进制计数器CPQ4Q3Q2Q1十进制数00

0

0

0010

0

0

1120

0

1

0230

0

1

1340

1

0

0450

1

0

1560

1

1

0670

1

1

1781

0

0

0891

0

0

19100

0

0

0进位CP23456781910Q1Ｊ＝１，Ｋ＝１Q4RDKJCRDKJCRDKJCRDKJCQ3Q2Q1高电平CPRDＪ＝Q4•Q1，Ｋ＝Q1Q2Ｊ＝Q2•Q1，Ｋ＝Q2•Q1Q3Ｊ＝Q3•Q2•Q1，Ｋ＝Q1Q4同步十进制加法计数器动画3.数字集成电路计数器（1）常用数字集成电路计数器芯片举例:74LS1604位同步十进制加法计数器，直接清除74LS1614位同步二进制加法计数器，直接清除74LS1624位同步十进制加法计数器，同步清除74LS1634位同步二进制加法计数器，同步清除74LS1904位同步十进制加/减法计数器74LS1914位同步二进制加/减法计数器74LS1924位同步十进制加/减法计数器，带清除74LS1934位同步二进制加/减法计数器，带清除

集成计数器74LS90(国产T4290)的逻辑结构及功能74LS90－2分频和5分频的十进制计数器

5

2&&CPACPBS9(1)S9(2)R0(2)R0(1)QDQAQCQB时钟输出控制信号(下降沿触发)一位二进制计数器三位五进制计数器74LS90的功能（计数功能）2分频器(二进制计数器)(五进制计数器)5分频器CPAQAn+1QAnCPBQDQCQB000010012010301141005000

5

2&&CPACPBS9(1)R0(2)R0(1)QDQAQCQBS9(2)S9(2)

5

2&&CPACPBS9(1)R0(2)R0(1)QDQAQCQB74LS90的功能(置9端、清0端的功能）R0(1)R0(2)S9(1)S9(2)功能

11