在器件中引入应变硅技术通过应力对沟道作用可以增强载流子迁微技二h

PMOSSi3N4薄膜的内应力导致器件沟道产生应变的原理。其次，使用SentaurusTCAD工具研究了同时，与栅极高度成正比；2）SiN盖帽层的本征应力的增大而增大；3）关键字：SentaurusThestrainedSilieontechnologyisveryThestrainedSilieontechnologyisveryusefulforthedeviees,andit channel,enhanceperformanceofdeviees,whichfetchesupthelimitationproblemofreducedpmroportionaltechnology.IthasbeengivenhighpriorityandusedinUDSMtechnologyasanewtechnique.ComparedtootherstrainedSilicontechnology,Siliconnitridestraintechnologyismoresimpleintheprocess,hasalowercost,soithasaverygoodprospectsforInthiswork,thesiliconnitridestraintechnologyhasbeenanalyzed.Also，wedecidetostudythestructureofSiPMOS,mainlyanalyzethemechanismofstressintroducing.Then,ThestimulationresultsobtainedfromSentaurusTCADindicatethatthechanneltensilestressofPMOSaremodulatedbyparameterssuchas1)variesdirectlywiththegateheight2)increasedindirectproportiontointrinsicstress,3)increasedindirectproportiontotheSiNthickness4)decreasedindirectproportiontothechannel第1章引 第1章引 课题研究背景及意 国内外研究动 论文的主要研究工作和内 第2章应变硅技 应变实现的方 机械力致应变技 全局应变技 SiN帽层应力引入技 应力释放引入应力技 应力记忆技 Ge预非晶化应力引入技 应变硅材料晶格结构分 应变硅材料的能带结 应变对导带结构的影 应变对价带结构的影 应变对载流子迁移率的影 应变对电子迁移率的影 2.3.2应变对空穴迁移率的影 第3章氮化硅致变技 薄膜内应力研 热应 本征应 氮化硅薄膜应力产生机 本征张应力氮化硅薄 本征压应力氮化硅薄 4SiN薄膜内应力导致PMOS沟道产生应变的原 应变硅器件的TCAD模拟研 SentaurusTCAD软件简SentaurusTCAD软件简 SiN应力层结构PMOS的应力分 栅极长度的影 SiN薄膜本征应力的影 SiN薄膜厚度的影 多晶硅栅极高度的影 4.3小 511.111.1MOSFET性能的重要办法[1]。然而，随着半导体微纳加工技术的发应、DIBL效应，这些都会是器件的性能大大下降【1。工艺的开发。新材料技术，包括互联（Cuk介质、栅极（k介质，尽数栅电（SOI目前却还没有新的器件能在与主流硅工艺兼容的情况下完全替代SiCMOS或（CNT10～20年时间里在物理性质、工P-MOSFET（2.5倍【1【1在研究GexMOSFET[7-10]。因此，开发新的建模、计算方法，利用适当的软件，通过模拟研究获得这研究SiN薄膜内应力导致PMOS沟道产生应变的原理[11-15]。TCAD工具来对应变硅器件进行全面的应力分布模拟分析和研究也是十分必要Si3N4薄膜的内应力导致器件沟道产生应变的原理，同时，运SentaurusTCAD软件对覆盖SiNPMOS晶体管硅沟道中的应力MOS管沟道应变的影响，SiMOS场效应管由于固有的70%[16]NMOS的电子迁移率比体硅（BulkSi）NMOS2000年，东芝公司的Mizuno等人首次报道研制出了基于应变SiSOI（SSOI，即应变硅绝缘体上硅）NMOSPMOS[17]Hock等人提出了双异质结应S0.522Geo．48Si0.17Ge0．835nm厚的应2002年，IBMRimNMOS器件的驱动电流提高了15%，PMOS器件的驱动电流提高了7%～10%[19]。同年8月，Intel宣布将90nm与应变Si技术结合用于新的产品中[20]。2003年的SymposiumonVLSITechnology_LAMD的科学家们运用Ni--silicidedSinMOS35nm45％[21]SSiGe技术研究方面相对比较落后，开展研究的主要是一些高等UHV/CVDSiGeSGE4000．5rtm工艺SiGepMOSFETnMOSFET，其跨导分l10ms/mm290ms/mm。电子科技大SiGeSi技术，也取得了重要进展。复旦大学主要进SiGeSi技术，也取得了重要进展。复旦大学主要进UHVCVDSiGe缓冲层方面的报MOSFET1.3论文的主要研究工作和内Si时代新型超高速低功耗集成电路最有的发展历程；其次，研究了应变硅技术的的原理；然后，研究了SiN的致应变技SiPMOS器件结构，运用“分段模型”Si3N4薄膜的内应力导致器件TCAD仿真研究结果表明，POMS1）22.1应变22.1应变实现的方NMOS沟道采用张应变，PMOS沟道采用压应变。MOS器件的沟道中引入应变可归为两类不同的方法：一类是衬底致应变（substrate-inducedstrain2.1.1MOSSi【292.1（a）Si（100）2.1（a）Si（100）化而变化。例如,0.mm的位移时,圆片表面其他各点产生的应力情况如图2.2。可以看到,原片表面各点受到的应力可以分解为切向(θ的方向)和径向(г的方向)之这两个方向。切向方向的应力始终是张应2.22.1.2全局应变技应变薄层就是典型的全局应变技术"SiSiGe的晶格失配,SiGe2.3SiPMOSNMOS都可以应用的双轴应力,并能同时提高PMOS和NMOS器件的性能"缺点是只有在低电场和高应变情况下,PMOSNMOS器件2.1.3源/漏（S/D）植入致应变技PMOSSSiGe生长【31】,NMOSS/D区分力;SiCSi的小,就会在沟道中产生张应力。用这种方法引入的应众所周知,CMOSPMOS的制约,因此,任何技术如果能够把PMOS的性能提高到NMOS的水平都被认为是有利的。相对于标准PMOS器件,采用植入SiGe源漏技术(见图2.4),在短沟道器件中产生的应力可达2.4源/漏注入SiGePMOS2.1.4SiN2.4源/漏注入SiGePMOS2.1.4SiN帽层应力引入技2.5[32]2.5SiN这种双应力线结构在Si沟道中产生纵向单轴张应力和压应力,来同时提高n沟NMOS11%,PMOS20%种类型的MOS性能提高,而另一种MOS的性能或者降低或者没有提高。由于该生长工艺的多样性,SiN薄膜应力产生的具体原因。有工艺文献报道,SiNHSiN应力引入类型的手,HSiNHx的晶格常数,并与硅的晶格常数进行比对,以期获得不H组份下应力的类型。然后进行键能相关的动力学和热力学计算,并配合一些材料现代分析手段,结合目前已报道的一些工艺技术参数,优化出所需的SiNHx材料2.1.5应力释放引入应力【33】的方法是一种在CMOS器件中引入应力的新方法,2.1.5应力释放引入应力【33】的方法是一种在CMOS器件中引入应力的新方法,以SiGeSi为例,其原理是:SiSiGeSi的应力作用,SiGe层中产生一个压应力,SiGeSi沟道能够产生张应力,SiGe层刻蚀掉一部分,SiGe层在横向方向就会变成弛豫的,然后再在其上边和两边的刻蚀槽中生长一层SiSi层由于受其下方弛豫SiGe层的作用就会受到张应变,从而可以用来制作NMOS器件。这种方法也可以NMOSPMOS的效果。通过应力释放产生应力的方法需要工艺上选择合适的SiSiGe层的厚度,另外小尺寸下的刻蚀应力记忆技术[34]是一种在小尺寸CMOS器件上引入应力的方法,通过淀积再SiNMOS器件上先生长一层无定Si,SiSiINSiN薄膜会对下SiSiN薄膜后,Si层由于分子的重新排列会对薄膜的压力产生一个记忆的效果,从而继续对其下的MOS沟道层产生应力。这种方法在制作工艺上需要考虑如何淀积无定型Si,另外,如何获2.1.7Ge利用Ge预非晶化PMOS源漏延伸区对Si沟道诱生一个大的压应力[35],从而显力。整个过程如图2.7所示力。整个过程如图2.7所示构，其中Si的晶格常数aSi为0.5431nm，而Ge的晶格常数aGe为0．5658nm，所以aSi1-xGex=(1-x)aSi+x(2-其理论上遵从Vegard定则【36】aSi1-xGex=0.5431+0.200326x+0.023272aSi1-xGex=0.5431+0.01992x+0.0002733x（2-两种不同材料形成异质结时可用“晶格失配”来描述其晶格常数的差别，其定义为a1-a2f（2-mismatchfmismatch=SiGefmismatch=SiGe-（2-us=-（2-u-2.3应变硅材料的能带结图 偏移，从而影响了禁带宽度的改变[17]2.3.1应变对导带结构的偏移，从而影响了禁带宽度的改变[17]2.3.1应变对导带结构的影在水平面内，如图2.9(a)所示。其中，导带最小值位于0.85（b）双轴张应变作用下应变的导带结Si应变Si的导带结Δ2，在垂直方和一组四度简并的能谷谷Δ2Δ4的能量极小值升高[32]2-4(b)虑SiSi1-和Δ4之间的能级差为[38]（2-式中，xSi1-xGexGe由于应力使二度简并能谷Δ2变低，电子将优先占据该能谷。而且随着GexΔ2Δ4之间的能量差加大，E=AK2–[B2K2+C2(K2K2+K2K2+K2K2（2-4 2E2(k)=Ak-（2-2.10SiE-kΛ=44meV图 Si的价带结构和轻、重空穴带及自旋轨道能带的等能E(k)=(A+1B)k+(A-B)k+（2-22H^ 21（2-E(k)=(A-B)k+(AE(k)=(A+1B)k+(A-B)k+（2-22H^ 21（2-E(k)=(A-B)k+(A+B)k+22L^ 2其中，EH(k)指重空穴带，EL(k)指轻空穴带，k2⊥=k2k2//=k2z=2e=22D(s-s（2- 311（2-9E(k)=(A+B)k+(A-B)k+22H^ 6311（2-10E(k)=(A-N)k+(A+N)k+22L^ 63分别沿[110]和[112]晶向，k3沿[111]晶向，N2=9B2+3C223=2e=22D(s/（2- 30是[111]晶向上重，轻空穴带的能量偏移量，s44是硅的依附系数，Du图 图中的能量E指的是电子的能量，空穴能量与之是相反的关系，为负。反之类(图1222'2E–(k)=2m图中的能量E指的是电子的能量，空穴能量与之是相反的关系，为负。反之类(图1222'2E–(k)=2mkkk–e+2e123002B N（2-=A–1222=A–1=ABh–N12 b1)1/2)1/（2-h==11+3b1)1/2)1/（2-h==11+3b21+3b其中，β00=ε/ε。公式(2-16)-(2-19)中上面的符号对应重空穴带，下面的为轻空穴和（2-=(e+3e'2)1/DE 在公式(2-16)(ε20+3ε'201/2/2是沿[110]2.13给旋-2.13中，可以看到在双轴应力作用下，等能面的三个轴向不同，而且压应力作用下，轻空穴带在重空穴带之上[39]图[2.4应变对载流子迁移率的影μvd，即m=vd/表示，t称为动量弛豫时间（在简单情况下，t表示，t称为动量弛豫时间（在简单情况下，tm=qt/式中，q是电子电荷；m2.4.1应变对电子迁移率的影SiMOSFETΔ4，其中，二度简并能谷的能量降低（2.14所示）[40]Δ2Δ4图 Si与应变硅MOSFET沟道反型层中导带结对于生长在(100)mtΔ4m对于生长在(100)mtΔ4ml可以知道mt<ml，因此，在双轴张应力的作用下，电导有效质量中mt的成分增2.3.2应变对空穴迁移率的影2.1533.1薄膜内33.1薄膜内应力研一般来说,,的应力分为外应力和内应力,外应力为薄膜所接受外部施加的力;内应力是在薄膜生长和制造过程中,薄膜内部产生的应力。薄膜的内应力包括热应力和本征应力两部分,薄膜的热应力来源于薄膜和硅片热膨胀系数的不同以及沉积温度与测量温度的不同;而薄膜本征应力的形成机制尚未有定论,认为与薄膜内部价键结构以及游SiN3.1.1热应若氮化硅薄膜的沉积温度与测量温度不同时,则薄膜中存在着热应力。热应力的形成机制较简单,从沉积温度冷却到测量温度时,薄膜与硅片都要收缩,但收缩程,则薄膜倾向于更大的收缩,张应力,硅片受压应力;若硅片的热膨胀系数较大,则薄膜受压应力,硅片受张应力。06℃1,,2.6×106℃1计算得到的热应力值沉积温度为100～400℃时薄膜的热应力在a至3.1.2本征应SiN单质含量作为影响本征应力的主要因素,对薄膜本Si或N单质填充到空洞中,游离的单质分子对空洞周围的薄膜分子产生挤压力,3.2在沉积氮化硅薄膜的过程中,选择合适的沉积工艺制作的接近标准化学计量比的氮化硅薄膜,i3.2在沉积氮化硅薄膜的过程中,选择合适的沉积工艺制作的接近标准化学计量比的氮化硅薄膜,iN单质含量少,膜层均匀且致密性好,薄膜的本征应力较小,内应力主要是热应力;若氮化硅薄膜的沉积工艺发生变化,薄iN单质含量较多,此时薄膜具有较大的本征应力,薄膜的内应力表现为本征应力和热应力叠加的结果。本征应力很大程度上决定了通过测量得到的薄膜应力。SiNSi/N闪含3.2.1NH3SIH4PECVD(等离子体增强化学气相淀积)以SiNxHy薄膜时,主要进行了以下三个步骤的反应阵【42】:(a)乙硅烷和氨基硅烷基团浓缩反应而在次表面进行的多余氢的释放过程;(c)Si-N3.23.2（a）（b）Si-H3.2（a）（b）Si-HN-H性降低,变得疏松,Si-N-Si-N键,3.3H3.4H3.33.4可见,H3.63.6（a）Si-HSi-HN-H键,3.6(c)中所示,H的剔除量可达最大,相应地可以得到最大幅度的应力变化。在这种薄膜中,H键断裂后可提N-H键的浓度足够高,3.16(a)（b)中所示,H的能力就会受到限制。这类薄膜中,H后由于没有足够多的所需反应物,Si-N键。由SiN,Si-SiN-N键。从能量角度新夺回自由H,这些H填补了部分微孔,降低了疏松性,从而限制了大的张应力的形与相应的低压化学汽相淀积(LPCVD)相比较,PECVDPECVD工艺中较高的表面反应速率PECVD工艺中较高的表面反应速率,存在淹没较慢的次表面浓缩反应的趋势,使得收缩程度降低,LPCVD工艺中,较高的衬底温度和方法得到较大应力的限制在于所需的温度较高,600℃,尽管和90nmCoSi具有良好的兼容性,65nm45nm工艺中LPCVD成为可能,在制备高应力氮化硅薄膜方面,现在已有很多的值得注意的替代PECVD250500℃的低温淀积,避免了高温下气体杂质的再分布,也避免了金由于PECVD淀积具有较高的氮化硅薄膜产能,且在热预算方面和CoSi和NiSi接触层具有良好的兼容性,PECVD的研究。通过对标准工艺条件3.2.2对氮化硅而言,已有一种方法可以对应力进行控制,PECVD反应器膜,400℃温度下对工艺条件进行了优化膜,400℃温度下对工艺条件进行了优化,LF/HF比值、较低的压强3.7采用上述方法得到了高达-2.2GPa3.173.8 SiNPMOS3.10(a)3.10(a)、3.11(a)、3.12(a)3.13(a)所示,SiN膜分成三个不同的区域,建立“分段分析模型”,分别对三个区域的SiN膜对沟道产生的应力影响进行分和3.14可以得出,对于沿沟道长度的方向,SiN膜对沟道产生了压应力,这主要归因于源/SiN膜的作用,SiN膜和栅区上方SiN膜虽对沟道产生了一定的压应力,但压应力比较小,3.15所示,在源/SiN膜附近,SiN膜,在化学键的作用下会发膨胀力将带动源/漏结构发生膨胀。而器件沿X轴的总长度恒定,即当源/漏结构然而,在进行了上述分析之后,3.14中可以发现,SiNSiN膜对沟道产生的应力影响进行分析,并与先前的方法进行对比。具体而言,如图3.16(a)、3.17（a）和3.18(a)所示,将SiN膜分割成如下两部3.17(b)3.18(b),SiN膜分别作用所产生的应力示意分,目的亦是为了区分每个不同区域的SiN膜对器件沿沟道长度方向上的应力的而由图3.20可以得出,对于沿沟道长度的方向,压应力SiN,对沟道产生应力,栅SiN膜、源/SiNll作用大体相等。源/漏正上方的SiN膜对沟道所施加的作用本文先前已经有所论述,而当栅与侧墙正上方的由于该压应力SiN膜会发生膨胀,使得沟道部分被迫发生“压缩”,进而被施加了压应3.19SiN膜,“闭环结构在进行了上述两次分析之后可以发现,3.20在进行了上述两次分析之后可以发现,3.20中可以得知,SiN膜的应力并不等于“分段分析模型”的三部分、“‘闭环’分析模型”的两部分各区域在沟道SiN膜的整体结构进行“破坏”,即在SiN膜的源/50mn的孔,3.21(b)3.22(b),可以发现,两图中的器件沟道本征应力是有区别的,SiNSiNSiN膜进行这样的划分,目的亦是为了区分SiN膜在这两种作用下,对器件沿沟道长度方向3.23可以得出,对于沿沟道长度的方向,SiN应力,而“开孔”SiN膜所施加的压应力则小了很多,这是因为压应力SiN膜的整3.233.24所示的压应力SiN膜具有膨胀的趋势,Si晶片上SiN膜来讲,SiN膜会使得晶片发生上凸的变形,从而使底部的晶片发生压缩,SiN膜一旦被破坏以发现,总体SiN膜的应力作用约为三模型分别作用的总和,即整体SiN膜的应力等SiN膜整体完整性在沟道产生的应力的总和。SiN4应变硅器件的TCAD4.1SentaurusTCAD4应变硅器件的TCAD4.1SentaurusTCAD软件简SynopsysTCADSentaurusProcess，是目前工具。SentaurusProcess面向当代纳米级工艺制程，全面支持小尺寸效应的仿真，工艺级优化乃至芯片产品的开发周期。SentaurusProcess收入了诸多近期发展出来的小尺寸模型，例如：高精度的刻蚀模型及淀积模型、基于Crystal-TRIM的蒙特卡罗(MonteCarlo)离子注入模型、离子注入校准模型、注入分析模型和注入损伤模材料、新结构和新效应的仿真能力。在应力模型方面，SentaurusProcess在满足现便可以使用新一代应力模型来实现这一仿真要求。SentaurusProcess中晶格失配的SiCGaNAlGaN等其它重要的衬底材料。SentaurusDevice电CMOSSentaurusDevice内嵌的各种应力物理模型，可以4.2SiN应力层结构PMOS的应力分开研究，并逐个讨论一些主要的器件参数对开研究，并逐个讨论一些主要的器件参数对应力分布的影响。NMOS器件栅90nm120nm2.5nm，侧墙厚度35nm，Si3N4厚度为Si3N4薄膜的本征应力2GPa4.1（a）给出了沟道X方向应力分σxx的分布，4.1（b）给出了沟σyy的分布（b）可以看出SiN薄膜在沟道中分别引入了压应力分量sxx和张应力分量yy图4.2（a）给出了沟道中部分应力分量sxx（所有点都在直线Y=2nm上由图可知，沟道应力分布比较均匀，沟道中部的sxx略低于两侧。图4.2（b）给出了沟道下表2nm处应力分量syy的横向分布（所有点都Y=2nm上，应力分布也是比较均匀的，和sxx相反，沟道中部的syy略微高于沟道两侧，相差不10MPa0--------800-0-80-60-40--60-40- 20400 （b）PMOS沟道下方Y=2nm应力分量sxx横向分应0--------800-0-80-60-40--60-40- 20400 （b）PMOS沟道下方Y=2nm应力分量sxx横向分应力分量syy4.2.1首先在SiN2GPa、薄膜厚度130nm、栅极高度120nmsxx的横向分布，4.3（b）给出了在不同沟道长度下，沟道下方2nm处的应图4.4（b）给出了沟道平均张应力0---140-120-100-80-60-40-20020406080100120x-0--140-120-100-80-60-40-020406080100120x4.3（a）不同沟道长度下，沟道下方（b）不同沟道长度下，沟道下方处的应力分量应力分量syy横向分xx横向分处StressStress(MStress0 60708090100110120130140150160170（b）沟道平均张应力syy和与栅的关系4.4（a）沟道平均压应力sxx的关系4.2.2SiN薄膜0 60708090100110120130140150160170（b）沟道平均张应力syy和与栅的关系4.4（a）沟道平均压应力sxx的关系4.2.2SiN薄膜本征应力的影90nm120nm、SiN130nm35nm等参数固定不变的情况下，研SiN薄膜的本征应力对沟道应力和器件性能的影响。图4.5（a（b）和张应力4.6（a（b）yyxx张应力yy的当本征应力从0.5GPa增大到3GPa时，平均压应力150MPa增大到xx1000MPa610MPa75MPa倍。由此可见，本征应力的改变对沟道应力的影响很明显0-0- x x4.5（a）不同SiN本征应力下，沟道下2nm处压应力sxx横向分布（b）不同SiN本征应力下，沟道下2nm处张应力sxx横向分布StressStressss sxxSiN本征应力的（b）沟道下方2nm处，平均张syySiN本征应力的4.2.3SiNss sxxSiN本征应力的（b）沟道下方2nm处，平均张syySiN本征应力的4.2.3SiN薄膜厚度的影SiN薄膜厚度对沟道应力和器件性能的影响。图47（a（b）不同SiN薄膜厚度下，沟道表面下2nm处压应力xx和张应力syy的横向分布48（a（b）2nm处平均压应力sxx和平均张应力syySiN薄膜厚度的关系。可以看出SiN薄膜厚度100nm增加200nm时平压应力sxx650MPa725MPa，增加11.5%58MPa到了25MPa，减小56.9%0-------0----- x x2nm处压应力sxx的横向分（b）不同SiN薄膜厚度下，沟道表面2nm处张应力syy的横向分StressStresss100110120130140150160170180190图4.8（a）沟道表面下s100110120130140150160170180190图4.8（a）沟道表面下2nm处平均压应sxxSiN薄膜厚度的（b）沟道表面下2nm处平均张syySiN薄膜厚度的4.2.4在栅长90nm、SiN薄膜本征应栅氧化层厚2.5nm等参数固定不变的情况下研究栅极高度对沟道应力和器件性的影响图4.9(a)(b)分别是不同高度多晶硅栅下，沟道表面处压应力sxx和应力yy0---0- -- x-80-70-60-50-40-30-20-10010203040506070x图 2nm处压应力sxx的横向分2nm处张应力syy的横向分4.10（a（b）2nm，平均压应力sxx和平均张应力syy多晶硅栅高度的关系StressStress0--s7080900--s708090-7080904.10（a）2nm，平均压应力（b）2nmsxx与多晶硅栅高度的关syy与多晶硅栅高度的关压应力sxxyy。则随着多晶硅栅高度的增加在减小4.3小SynopsysTCADSentaurusSiN压PMOSPMOS应变硅力的增大而增大；3）SiN薄膜厚度的增加而增加；4）随着多晶硅栅高度的增Stress(M55iMS并推动集成电路继续遵循摩尔定律发展的新技术。应变硅技术的主要优点是通过MS工艺兼容，因此能够以较小的成本获得器件性能的较大改善。Si的能带结构和迁移率的影PMOS器件的结构，运用“分段分析模型”、“‘闭环’分析模型”和“整体分析模型”SiN薄膜内应力导致PMOSSynopsys公司推出的新一代TCAD工艺级仿真工具SentaurusProcess对覆盖压应力Si3N4薄膜的POMS应变器件进行了模拟研究。以发现,总体SiN膜的应力作用约为三模型分别作用的总和,即整体SiN膜的应力等及SiN膜整体完整性在沟道产生的应力的总和。SiN膜对沟道内的压应力是通过可以显著增加沟道压应力进而提高器件的电流驱动能力。(4)SiN覆盖层的本征应力的增大而增大(5)沟道压应力随SiN薄膜厚度的增加而增加。(5)分析模型”、“‘闭环’分析模型”和“整体分析模型”及TCAD软件的使用，加深了[1]克里斯托弗.H.[1]克里斯托弗.H.洛夫洛克.服务营销(第三版).北京:中国人民大学出版社[2].李竞春，杨沛峰，杨谟华，等Si1-xGex/Si应变材料的生长及热稳定性研究[J].2002，32(2):40-[4].RimK,AndersonR,andBoydD.StrainedSiCMOS(SSCMOS)Technology:OpportunitiesandChallenges[J].Solid-StateElectronics,2003,47(7):1133-1139.[5].GhaniT,ArmstrongM,andAuthC.A90nmHighVolumeManufacturingLogicTechnologyFeaturingNovel45nmGateLengthStrainedSiliconCMOSTransistors[C].IEDMTech.Dig.WashingtonDC,USA.2003,978–980.[6].ThompsonSE,ArmstrongM,andAuthC.A90-nmLogicTechnologyFeaturingStrained-Silicon[J].IEEETrans.Elec.Dev.,2004,51(11):1790-1797.[7].LiJH,DomenicucciA,andChidambarraoD,StressandStrainMeasurementinSemiconductorDeviceChannelAreasbyConvergentBeamElectronDiffraction[C].Mater.Res.Soc.Symp.SanFrancisco,USA.2006,0913-D05-03.[8].AngKW,ChuiKJ,andBliznetsovV.LatticeStrainAnalysisofTransistorStructureswithSilicon-GermaniumandSilicon-CarbonSource/DrainStressors[J].Appl.Phys.Lett.,2005,86(9):093102.DevicesbyCBED:ATutorialwithRecentResults[J].ECSTransactions,2006,2(2):541-547.[10].ZhangP,IstratovAA,andHeHF.AnalysisofNano-scaleStressinStrainedSiliconMaterialsandMicroelectronicsDevicesbyEnergy-filteredConvergentBeamElectronDiffraction[J].ECSTransactions,2006,2(2):559-[11].ChristiansenS,AlbrechtM,andStrunkHP.StrainedstateofGe(Si)islandsonSifiniteelementcalculationsandcomparisontoconvergentbeamelectron-diffractionmeasurements[J].Appl.Phys.Lett.,1994,64(26):3167-3619.[12].BenabbasT,FrancoisP,andAndroussiY.StressrelaxationinhighlystrainedInAs/GaAsstructuresasstudiedbyfiniteelementanalysisandtransmissionelectronmicroscopy[J].J.Appl.Phys.,1996,80(5):2763-[13].LiuGRandJerrySS[13].LiuGRandJerrySSQ.AfiniteelementstudyofthestressandstrainfieldsofInAs57quantumdotsembeddedinGaAs[J].Semicond.Sci.Technol.,2002,17(6):630-643.Appl.Phys.Lett.,2002,80(5):740-[15].YinH,HobartKD,andKubFJ.StrainpartitionofSi/SiGeandSiO2/SiGeoncompliantsubstrates[J].Appl.Phys.Lett.,2003,82(22):3853-3855.[16].WelserJ,HoytJL,andGibbonsJF.Evidenceofreal-spacehot-electrontransferinhighmobility,strained-SimultilayerMOSFETs[C].IEDMTech.Dig.WashingtonDC,USA.1993,545-[17]WalleCGVd.Bandlineupsanddeformationpotentialsinthemodel-solidtheory.ReviewB,1989,39(3):1871-[18]GHock，EKohn,CRosenblad,eta1．Highholemobility[19].RimK,ChuJ,ChenH,etal.Charactersisticsanddevicedesignofsub-100nmstrainedSiN-andPmosfet’s[C].Symp.VLSITechnology.Honolulu,Hawaii,USA.2002,98-99.[20]JLHoyt,HMNayfeb,SEguchi．StrainedSiliconMOSFETtechnology．IntemationalElectronDevicesMeetingTechnicalDigest．2002，Dec．23—26．onVLSITechnologyDigestofTechnicalPapers．2003．101．102．[22]ZubiaD,HerseSD，KhraishiT．Strainpartitioningincoherentcompliant[23]HYin,KDHobart，FJKub．StrainpartitionofSi／SiGeandSi02／SiGeoncompliant.].TechniqueForStrongHoleMobilityEnhancementon35nmGateLengthpMOSFETs[J].IEEETransactionElectronDevice,2007,54(6):1394-1401.[27]XuQX,DuanXF,QianH,etal.HoleMobilityEnhancementofPMOSFETswithStrainInducedbyGePre-amorphizationImplantationforSource/DrainExtension[J].IEEEElectronDeviceLetter,2006,27(3):179-181.[28].LiuHH,DuanXF,XuQX,etal.Nanoscalestrainanalysisofstrained-Simetal-oxide-semiconductorfieldeffecttransistorsbylargeangleconvergent-beamelectrondiffracttion[J].Appl.Phys.Lett.,2006,88:263513.IEEEELECTRONDEVICELETTERS,VOL.25,NO.l,JANUARY2004[30J陈长春,InducedbyGePre-amorphizationImplantationforSource/DrainExtension[J].IEEEElectronDeviceLetter,2006,27(3):179-181.[28].LiuHH,DuanXF,XuQX,etal.Nanoscalestrainanalysisofstrained-Simetal-oxide-semiconductorfieldeffecttransistorsbylargeangleconvergent-beamelectrondiffracttion[J].Appl.Phys.Lett.,2006,88:263513.IEEEELECTRONDEVICELETTERS,VOL.25,NO.l,JANUARY2004[30J陈长春,余本海,刘江峰,刘志弘,钱佩信,“51CMOSScottE.Thompson,GuangyuSun,YounSungChoi,andToshikazuNishida.“Unlaxial-Proeess-IndueedStrained-Si:ExtendingtheCMOSRoadmaP”Vietorchan,KenRim,MeikeiIeong,SamYang,RajeevMalik,YoungWayTeh,Min(Christine)OuyangIBMSystems&TeehnologyGroup,IBMDivision,T.J.ResearehCenterandCharteredSetniconductorMfg. IBMSernieonductorResearchDevelopmentCenter(SRDC)StralnforCMOSImprovement2005IEEE:667-[34]CheeWeeLiu,S.Maikap,andC-Y.YuMobilityEnhaneementTechnologies2005IEEE:21-36[35]QiXiang,Jung-SukGoo,JamesPan,BinYu,ShiblyAhmed,JohnZhang,andMing-RenStrainedSiliconNMOSwithNickel-SilieideMetalGate2003SymposiumonVLSITeehnologyDigestofTechnicalPapers:101-102[36]JPDismukes，LEkstrom，RJPaff．Thermalandelectricalpropertiesof-heavilydopedGe-Sialloysupto13000K．JournalofAppliedPhysics．1964，35(10)．2899．2907．DouglasJPaul.Si／SiGeheterostructures：frommaterialandphysicstodevicesandcircuits．SemiconductorScienceandTechnology．2004，Sept,19．75-108．FischettiMV,LauxSE.Bandstructure,deformationpotentials,andcarriermobilityinstrainedSi,GeandSiGealloys.JournalofAppliedPhysics,1996,80:2234-2252.WuK.Straineffectsonthevalencebandofsilicon:piezoresistanceinp-typesiliconandenhancementinstrainedsiliconPMOSFET.AnnArbor,2006,13-Muller.K.H.“StressandMierostructureofSputterdepositedThinFilms:MoleeularInvestigations”.JAppI Investigations”.JAppI [43]EvertP.vandeVenetal..“AdvantagesofdualfrequencyPECVDfordepositionofILDPassivationfilms:.7thIntemationalIEEEVLSIMultilevelInterconnectionConferenee,SantaClaraCA,1990.LocalStrainedChannel(LSC)nMOSFETsbyLocalStrainedChannel(LSC)nMOSFETsbyDifferentPoly-GateandSiNCappingLayerThicknesses:MobilityEnhancement,SizeDependence,andHotCarrierStressBohr-RanHuanggandTie2n-Sheng3Chao3,NationalNanoDeviceLaboratories,Hsinchu,'DepartmentofElectronicEngineering,FengChiaUniversity,Taichung,2DepartmentofElectronicEngineering,NationalYunlinUniversityofScience3DepartmentofElectrophysics,NationalChiaoTungUniversity,Hsinchu,NationalNanoDeviceLaboratories/No.26,ProsperityRoadI,Science-basedPark,Hsinchu,AsthescalingofCMOSstructuresisreachingitsfundamentallimits,improvementsofthechannelregion,suchasahighcarrier-mobilitychannel,ultra-thinsubstrate,anda3Dstructure,havebeeninvestigated.Withregardstocarriermobilityenhancement,introducingstraininthechannelregioncanenhancethecarriermobility.However,thefabricationofstrained-Sidevicesiscomplicated,suchasthedefectsduetotheincreaseofgermanium,andcostly,suchasformingarelaxedSiGebufferlayer.Recentstudieshaveshownthattheuniaxialstrainedchannelfromacontactetch-stopsiliconnitridelayerincreasesthecurrentdrivability.ItutilizesaSiNcappinglayerwithhighmechanicalstress,andcanimprovetheperformanceofnMOSFETs[1-2].Inthisstudy,weproposeaLSCtechniquethatusingSiNcappinglayerdepositionhighmechanicalstressonsinglepoly-Sigate.Inaddition,nMOSFETswiththickerpoly-Sigate(220nm)canalsoincreasetensilestraininthechannelregioncomparedtothatofthethinner(150nm)poly-Sithethinner(150nm)poly-Sigatestructure.Furthermore,sizedependenceofnMOSFETswithSiNcappinglayerisalsostudiedandcomparedthethicknessofSiNandpoly-ThetrendofdegradationamongthesplitsofSiNcappinglayerisabnormaltotensilestressontheExperimentalnMOSFETswerefabricatedon6-inwaferswitharesistivityof15-25Ω-cmusingaconventionalnMOSFETprocess.Localoxidationofsilicon(LOCOS)isusedtoisolatethedevice.Gatedielectricthicknessisabout2.2nminO2ambient.Then,in-situn-dopedpoly-Siofthicknessfrom220nm,and150nmwasdeposited.ShallowS/DextensionswereformedbyimplantingAs(8keV,1×1015cm-2).Aftera200nmTEOSsidewallspacer,deepS/Djunctionswereformed(As,30keV,6×1013cm-2)),andthenannealedbyRTAat1000°Cfor10-sec.ALPCVDSiNisdepositedonthetransistorwithdifferentfrom100to250nmfortensilestrainchannelformation.Finally,a(Ti-TiN-Al-TiN)four-levelmetallizationwascarriedoutinPVDsystemforcontact.Resultsand3.1.EffectsoftensilefordeviceswithW/L=10μmFig.1showsthestructureofannMOSFETusinglocalstrainedchannel(LSC)technique,wherethethicknessesofthepoly-Sigatesplitsare150nmand220nm,andtheSiNcappinglayersare100nm,170nm,and250nmrespectively.Fig.2(a)and(b)showtheerrorestimationinVTHversusgatelengthfrom10,umto0.4,um.TheVTH deducedfromthemaximumGmmethodatVD=0.1V.ThesplitswithSiNcappinglayershowsworseVTHroll-offasgatelengthdownto0.4,um,andthereasonsfortheroll-offcharacteristicsarebothduetothestraineffectonthechannelandadditionalthermalprocessduringLPCVDnitridedeposition.Fig.3(a)and(b)showtheIDversusVD,andthe(Vg-VTH)isfrom0Vto2.0V.ItisnotedthattheincreaseasthethicknessofSiNlayerisincreased.A13.5%increase,asVg-VTH=2.0V,isfoundastheSiNthicknessis250nm.Inaddition,fromthecomparisonofFig.3(a)andFig.3(b),thesplitof220nmpoly-SigatewithoutSiNcappinglayershowslargercurrentdrivabilitythanthatof150nmpoly-SigatewithoutSiNcappinglayerTherefore,thickerpoly-SigatewithoutSiNlayeralsodepictshighertensilestressonthechannel.Asignificantincreasefromthelayeralsodepictshighertensilestressonthechannel.AsignificantincreasefromthesplitsofdifferentthicknessofcappingSiN-layerisfoundandshowninFig.4(a)andFig.4showstheGmversusthesplitsofdifferentSiNcappinglayer.ItsummarizesthestraineffectsfromthethicknessofSiNcappinglayerandpoly-Sigate.AsignificantincreaseoftransconductanceisfoundasthethicknessofthecappingSiN-layerisincreased.ThisresultshowsthesameresultasthatreportedbeforewheretheSiNcappinglayergaveatensilestressonthechannel,whichcouldincreasetheelectronmobilityonthechannel.ThetensilestressonthechannelmobilityisapparentforallsplitswithSiNcappinglayer,andaboutincrease13.5%betweenthesplitsof250nmandwithoutSiNcappinglayerforboth220nmand150nmpoly-Sigate.Inaddition,asignificantincreaseabout21%isfoundformthesplitof150nmpoly-SigatewithoutSiNcappinglayertothatof220nmpoly-Sigatewith250nmSiNcappinglayer.Thisimpliesthatthetensilestrainonthechannelcomesfromacombinedeffectfromboththepoly-SilayerandthecappingSiN-layer.Chargepumpingcurrent(Icp)fordifferentSiNcappinglayersversusVBisshowninFigs.5(a)and(b).The(IcP,1M-ICP,100K)isforthepurposeofleakagecurrentcorrection[6].For220nmpoly-Sigatesplits,asshowninFig.5(a),thesequenceofIcpisthatW/O<250nm<100nm<170nm.ItisinterestingthatthickerSiNlayercouldlea