FPGA综合实验项目介绍(电子科技大学)课件

电子技术综合实验FPGA主要内容5.数字频率计综合设计3.智力抢答器综合设计4.加速度传感器的计步器

综合设计1.数字跑表综合设计2.交通灯控制器综合设计FPGA综合实验项目介绍(电子科技大学)3

数字跑表综合设计FPGA综合实验项目介绍(电子科技大学)4指标1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数。显示格式：扩展功能：按键消抖；选手时间分时显示

分秒0.01秒FPGA综合实验项目介绍(电子科技大学)5系统组成（基本要求）使能控制计数器石英振荡器分频器显示控制开始/停止按键时间显示复位按键FPGA综合实验项目介绍(电子科技大学)6系统组成（扩展要求）消抖电路计数器石英振荡器分频器显示控制开始/复位按键时间显示选手到终点计时存/取按键数据锁存数据读取FPGA综合实验项目介绍(电子科技大学)7内部模块计数器分频器扫描显示及译码控制开始/停止使能控制清零控制

FPGA综合实验项目介绍(电子科技大学)8提供的标准信号是48MHz

输出二个信号1KHz、100Hz分频器模块设计FPGA综合实验项目介绍(电子科技大学)9基于计数器方法实现123

4512

3

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5

1

2clkinclkout10个主要语句：ifclkin'eventandclkin='1'thenifcnt=5then cnt<=1; clkout<=notclkout; else cnt<=cnt+1; endif;endif;例ifclkin'eventandclkin='1'then ifcnt=10thencnt<=1; elsecnt<=cnt+1; endif; endif; endprocess; clkmid<=conv_std_logic_vector(cnt,4); clkout<=clkmid(3);分频器实现原理FPGA综合实验项目介绍(电子科技大学)10计数器单级计数器计数器级联后模块设计FPGA综合实验项目介绍(电子科技大学)11级联方式：同步级联和异步级联同步级联原理图：FPGA综合实验项目介绍(电子科技大学)12异步级联原理图：FPGA综合实验项目介绍(电子科技大学)13模块设计译码显示控制8位数码管采用动态扫描方式数码管为共阳数码管GFPGA综合实验项目介绍(电子科技大学)数码管工作原理FPGA综合实验项目介绍(电子科技大学)15显示原理扫描计数CLK数据选择SEL(2:0)MH(3:0)ML(3:0)SH(3:0)SL(3:0)DS(3:0)CS(3:0)七段译码器SIG(3:0)SEG(6:0)GFPGA综合实验项目介绍(电子科技大学)

交通灯控制器综合设计

FPGA综合实验项目介绍(电子科技大学)设计一个十字路口的交通灯控制电路；东西方向车道和南北方向车道两条交叉道路上的车辆交替运行，每次通行时间都设为45秒，时间可设置修改；在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道；黄灯亮时，要求每秒闪亮一次；每一种灯亮的时间用数码管进行显示（采用倒计时法显示）。功能要求FPGA综合实验项目介绍(电子科技大学)系统组成分频器到计时计数器信号灯转换器东西方向信号灯南北方向信号灯FPGA综合实验项目介绍(电子科技大学)状态图FPGA综合实验项目介绍(电子科技大学)真值表FPGA综合实验项目介绍(电子科技大学)分频电路设计计数器设计状态转换器设计时间显示器设计内部模块FPGA综合实验项目介绍(电子科技大学)22

智力抢答器综合设计FPGA综合实验项目介绍(电子科技大学)23编号为1-6的选手在规定的时间内（10秒）按键抢答；抢中编号锁定显示，其他无效；主持按键控制清零和开始；选手抢中后在规定的时间内（30秒）答提;具有报警提示功能，分别提示抢答开始，有人抢答，抢答时间到，答题时间到。报警延时学号+500，单位ms；基本功能FPGA综合实验项目介绍(电子科技大学)24模块组成

编码锁存器抢答定时器答题定时器报警延迟器多路选择器扫描控制器FPGA综合实验项目介绍(电子科技大学)25可编程实现原理框图主持按键时钟选手按键编码锁存器抢答定时器显示输出报警器报警输出答题定时器扫描控制器多路选择器扫描输出FPGA综合实验项目介绍(电子科技大学)26模块设计编码锁存器

开始信号低电平有效选手按键为负触发选手编码输出为七段显示数码信号，共阳管。FPGA综合实验项目介绍(电子科技大学)27编码锁存器内部流程1START抢答时间到编码器XS(5:0)锁存器Q_ZQ(6:0)S(6:0)QZ选手输入开始与清零抢中信号SJD_QD抢中选手号码选手号码FPGA综合实验项目介绍(电子科技大学)28编码锁存器内部流程2START时间到锁存编码XS(5:0)S(6:0)Q_Z选手输入开始与清零抢中信号SJD_QD抢中选手号码或FPGA综合实验项目介绍(电子科技大学)29模块设计抢答定时器

开始信号低电平有效系统时钟48MHz

计时5秒，输出数据数码管显示（共阳）FPGA综合实验项目介绍(电子科技大学)30抢答定时器内部流程分频器CLK倒计数器1HzQ(4—0)STARTQZSJD_QD时间到主持人抢中时间数据48MHz七段译码器DOUT(6:0)FPGA综合实验项目介绍(电子科技大学)31模块设计答题定时器

模块计时启动信号QZ，来自编码锁存的抢中信号系统时钟48MHz

计时10秒，输出数据数码管显示（共阳）FPGA综合实验项目介绍(电子科技大学)32答提定时器内部流程分频器CLK倒计数器1HzQ(9—0)QZSJD_DT时间到抢中时间数据48MHz七段译码器SOUT(6:0)FPGA综合实验项目介绍(电子科技大学)33模块设计报警延迟器

系统时钟48MHz

报警源：start，qz，sjd_qd，sjd_dt。报警输出qz，每个源触发低电平有效，持续200msFPGA综合实验项目介绍(电子科技大学)34报警触发STARTQZ抢中SJD_QD抢答时间到B_J报警输出开始延迟计时器SJD_DT答题时间到CLK系统时钟48MHZBJ报警延迟器内部流程1FPGA综合实验项目介绍(电子科技大学)35报警延迟器内部流程2或与门报警输出BJQZSTART触发计数延时1SJD_QDSJD_DTBJ1BJ2BJ3BJ4触发计数延时2触发计数延时3触发计数延时4CLKFPGA综合实验项目介绍(电子科技大学)36模块设计多路选择器

数据输入：抢中选手号码，抢答计时，答题计时，三个数据均是七段码信号。选择控制：来自扫描输出的两位信号。数据输出：数码管七位信号FPGA综合实验项目介绍(电子科技大学)37模块设计扫描控制器

系统时钟48MHz

输出扫描频率控制在1KHZ—100KHZ左右。FPGA综合实验项目介绍(电子科技大学)38扫描模块内部流程分频器CLK模8计数器48KHzS(2:0)48MHzCLK_1000FPGA综合实验项目介绍(电子科技大学)39系统图FPGA综合实验项目介绍(电子科技大学)

加速度传感器计步器综合设计

FPGA综合实验项目介绍(电子科技大学)（1）运用加速度传感器、放大电路以及基于555定时器的脉冲整形电路的相关原理，设计一个能够检测步频加速信号，并将步频加速信号转换成脉冲信号的步频脉冲产生电路。（2）在步频脉冲产生电路基础之上，设计基于FPGA的数字系统，完成对步频脉冲信号的计数及扫描显示。（3）传感电路输出脉冲高电平3V±0.5V。（4）步频计数范围0—99循环计数，用两个数码管扫描显示。任务与指标FPGA综合实验项目介绍(电子科技大学)系统组成

传感电路（硬件）+计步器电路（HDL)FPGA综合实验项目介绍(电子科技大学)加速度传感电路硬件设计原理图FPGA综合实验项目介绍(电子科技大学)加速度传感电路硬件设计PCB图FPGA综合实验项目介绍(电子科技大学)加速度传感电路硬件设计元器件清单FPGA综合实验项目介绍(电子科技大学)

加速度传感电路硬件设计调试波形FPGA综合实验项目介绍(电子科技大学)计步器功能FPGA程序设计系统模块组成FPGA综合实验项目介绍(电子科技大学)系统联合调试FPGA综合实验项目介绍(电子科技大学)49

数字频率计综合设计FPGA综合实验项目介绍(电子科技大学)功能指标1、被测输入信号：方波2、测试频率范围为：10Hz～100MHz3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz第二档：闸门时间为0.1S时，最大读数为9999.99KHz第三档：闸门时间为0.01S时，最大读数为99999.9KHz4、显示工作方式：a、用六位BCD七段数码管显示读数。b、采用记忆显示方法c、实现对高位无意义零的消隐。FPGA综合实验项目介绍(电子科技大学)51频率的概念频率测量方法设计方框图模块设计设计分析FPGA综合实验项目介绍(电子科技大学)52频率的概念

所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：

f=N/TTtFPGA综合实验项目介绍(电子科技大学)53频率测量方法直接测量法

被测信号输入闸门计数器放大整形时基信号发生器门控电路②①③④⑤①②③④⑤TFPGA综合实验项目介绍(电子科技大学)54其中称为±1误差称为标准频率误差直接测量法误差FPGA综合实验项目介绍(电子科技大学)55周期测量法

频率测量方法TCFPGA综合实验项目介绍(电子科技大学)56周期测量法误差其中称为±1误差称为标准频率误差FPGA综合实验项目介绍(电子科技大学)57被测信号输入设计方框图闸门计数器放大整形门控电路石英振荡器锁存器分频器闸门选择扫描显示控制子系统(显示译码扫描控制)闸门选择开关GateOver被测频率显示GATECLEARLATCHFPGA综合实验项目介绍(电子科技大学)58FINGATELATCHCLEAR1秒测频时序关系FPGA综合实验项目介绍(电子科技大学)59分频器的功能是产生所需闸门控制信号及扫描时钟信号

提供的标准信号是48MHz

输出四个信号1Hz，10Hz，100Hz，1KHz分频器模块设计FPGA综合实验项目介绍(电子科技大学)60闸门选择器实现对输入的几个闸门信号的手动选择输出被选中的闸门信号以及小数点的控制信号DP1，DP2，DP3模块设计主要语句示例：ifse1='1'andse10=‘0’andse100=‘0’then fref<=f1hz; dp1<='0';dp2<=‘1';dp1<=‘1';FPGA综合实验项目介绍(电子科技大学)61测频控制器

控制整个频率计各模块的工作时序产生闸门信号Gate，锁存信号Latch以及清零信号Reset模块设计主要语句示例：

ifrising_edge(Bsignal)thenG1<=notG1;endif;iffalling_edge(bsignal)then G2<=notG1;endif;gate<=G1; latch<=G2;FPGA综合实验项目介绍(电子科技大学)62频率计数器单级计数器（十进制）计数器级联后模块设计FPGA综合实验项目介绍(电子科技大学)63级联方式：同步级联和异步级联同步级联原理图：FPGA综合实验项目介绍(电子科技大学)6