数字逻辑实验 6-触发器的仿真

实验六触发器的仿真实验要求1．用VHDL语言设计D锁存器，并进行仿真与分析；2．参看Maxplus中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。3．参看Maxplus中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。实验内容通过quartus2参照芯片的电路结构，只使用VHDL语言实现D锁存器、边沿D触发器(参照7474)和边沿JK触发器（参考7476）。并通过仿真波形验证设计的功能是否正确。实验过程由于在报告1中已经详尽描述了如何使用Quartus2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL语言描述实现元件的功能的过程进行阐述。D锁存器选择File→New，弹出新建文本对话框，在该对话框中选择VHDLFile并单击OK按钮，进入文本编辑窗口，输入VHDL代码。libraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityd_lockisport( en,d:instd_logic; q,notq:outstd_logic);endd_lock;architectured_lock_arcofd_lockissignalq1,notq1:std_logic;beginprocess(en,d)beginif(en/='0')thenif(d='0')thenq1<='0'; notq1<=notq1;elseq1<='1';notq1<=notq1;endif;elseq1<=q1;notq1<=notq1;endif;endprocess;q<=q1;notq<=notq1;endd_lock_arc;保存文件并编译，选择菜单File→New，选择VectorWaveformFile新建波形图，添加节点，参数设置为：EndTime=2us,Gripsize=100ns。所完成的波形图如下图：保存波形文件，并在settings中选择functional功能仿真，绘制网格，仿真可得出如图波形：在仿真中，只摘取了部分重要部分进行仿真验证，测试了使能端G的功能从仿真波形的信息可以得出：endqnotq100111100×保持q保持notq据仿真波形信息，当使能端en为1时，d端数据输入为0时，q端输出0，notq输出1；当使能端en为1时，d端数据输入为1时，q端输出1，notq输出0；当使能端en为0时，无论d端数据输入什么，q端保持输出原输出，notq保持原输出；根据输入输出的对应关系，可以得出它的真值表和D锁存器相同，设计成功。边沿D触发器选择File→New，弹出新建文本对话框，在该对话框中选择VHDLFile并单击OK按钮，进入文本编辑窗口，输入VHDL代码。libraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityd_chufaisport(pr,clr,clk,d:instd_logic; q,notq:outstd_logic);endd_chufa;architecturearcofd_chufaissignalq1,nq1:std_logic;beginprocess(pr,clk,d,clr)beginif(pr='0'andclr='1')thenq1<='1';nq1<=notq1;elsif(pr='0'andclr='0')thenq1<='1';nq1<='1';elsif(pr='1'andclr='0')thenq1<='0';nq1<=notq1;elsif(clk'eventandclk='1')thenq1<=d;nq1<=notd;elseq1<=q1;nq1<=nq1;endif;endprocess;q<=q1;notq<=nq1;endarc;保存文件并编译，选择菜单File→New，选择VectorWaveformFile新建波形图，添加节点，参数设置为：EndTime=2us,Gripsize=50ns。所完成的波形图如下图：波形解释：pr为复位端，低电平有效，q输出0；clk为时钟信号输入端口；clr为清零端，低电平有效，q输出1；d为数据输入端口。保存波形文件，并在settings中选择functional功能仿真，绘制网格，仿真可得出如图波形：根据仿真波形可验证D触发器功能表中功能，当pr=‘0’，clr=‘1’时；D触发器复位，q端输出1，易得notq输出0；当pr=‘1’，clr=‘0’时，D触发器清零，q端输出0；当pr、clr=‘0’时，q和notq输出都为‘1’，无效。当pr=‘1’，clr=‘1’时，当到达clk时钟上升沿并且数据输入端d=‘1’时，q端输出1，当数据输入端d=‘0’时，q端输出0；波形最后验证了D触发器保持功能，当clk=‘0’时，无论d端输入如何，q和notq端保持原输出。已知D触发器逻辑功能表为：INPUTsOUTPUTsPRCLRCLKDQQN01××1010××0100××1(失效)1(失效)11↑11011↑001110×保持Q保持QN从波形分析与D触发器功能表相比，可知实现Ｄ触发器所有功能，设计成功。边沿JK触发器选择File→New，弹出新建文本对话框，在该对话框中选择VHDLFile并单击OK按钮，进入文本编辑窗口，输入VHDL代码。libraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjk_chufaisport(pr,clr,clk,j,k:instd_logic;q,notq:outstd_logic);endjk_chufa;architecturearcofjk_chufaissignalq1,nq1:std_logic;beginprocess(pr,clr,clk,j,k)beginif(pr='0'andclr='1')thenq1<='1';nq1<=notq1;elsif(pr='1'andclr='0')thenq1<='0';nq1<=notq1;elsif(pr='0'andclr='0')thenq1<='1';nq1<='1';elsif(clk'eventandclk='0')then if(j='0'andk='0')then q1<=q1; nq1<=nq1; elsif(j='1'andk='1')then q1<=nq1; nq1<=q1; else q1<=j; nq1<=k; endif; elsif(clk='1')then q1<=q1; nq1<=nq1;endif;endprocess;q<=q1;notq<=nq1;endarc;保存文件并编译，选择菜单File→New，选择VectorWaveformFile新建波形图，添加节点，参数设置为：EndTime=2us,Gripsize=50ns。所完成的波形图如下图：波形说明：其中，端口设置clk、clr、pr、q、notq功能同D触发器，其中J、K为数据输入端口。从这里开始，q和notq输出翻转从这里开始，q和notq输出翻转仿真波形分析：JK触发器部分功能和D触发器是相似的，在这里就不再重复了。主要是验证JK触发器其他功能。当pr=‘1’，clr=‘1’，clk端口时钟信号处于下降沿时，J、K端输入为0时，q和notq端保持原输出；当J、K端输入‘1’时，q和notq端先取反原输出再输出，在这里设计时可以视为q和notq端交换输出；当clk时钟信号处于1时，无论J、K信号输入何值，q和notq端也将保持原输出。已知边沿JK触发器逻辑功能表为：INPUTsOUTPUTsPRCLRCLKJKQQN01×××1010×××0100×××1(失效)1(失效)11↓00保持Q保持QN11↓101011↓01