(8)-3.4 高速存储器计算机组成原理_第1页
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文档简介

3.4高速存储器1.高速存储器的概念

存储器设计在速度方面面临的问题：CPU工作速度的提高远远快于存储器工作速度的提高。问题的症结：当前构成主存的DRAM存储器的工作瓶颈在于读出与写入所需要的周期长，数据在总线传输以及被CPU处理的速度快得多。

解决思路和方法：让存储器的读写并行进行双“I/O端口”存储器，并行进行读写操作多模块交叉编址存储器，分时轮流启动多个存储模块的读写操作2.双端口存储器2.1无冲突的读写控制

当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行读写，每一个端口都有自己的片选控制和输出驱动控制。例如读操作时，两个端口的读出使能

、

（低电平有效）打开输出驱动器，由存储矩阵读出的数据就出现在左右两个I/O总线上。2.双端口存储器

当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了

标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置

标志（

变为低电平），即暂时关闭此端口。2.双端口存储器

2.2有冲突的读写控制2.双端口存储器2.2有冲突的读写控制

2.双端口存储器

基于地址信号有效先后的冲突解决方法2.2有冲突的读写控制2.双端口存储器

基于片选信号有效先后的冲突解决方法2.2有冲突的读写控制

存储器的编址方式：一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式。3.多模块交叉编址存储器012345678910111213141516171819202122232425262728293031数据总线模块字01234模块顺序编址方式CPU所给内存地址00011011000001010011100101110111模块独立的IO控制

3.多模块交叉编址存储器CPU0123A1A04567A1A0891011A1A012131415CSCS2-4译码器Y3Y2Y1Y0。。。。CSCSA3A2A1A0多模块顺序编址的译码方案3.多模块交叉编址存储器048121620242815913172125292610141822263037111519232731数据总线字模块01234模块交叉编址方式CPU所给内存地址00011011000001010011100101110111模块独立的IO控制

3.多模块交叉编址存储器CPUA1A0CS2-4译码器Y3Y2Y1Y0。。。。04812A3A2A3A2CS15913A3A2CS261014A3A2CS371115多模块交叉编址的译码方案4个模块分时启动的时间关系DataDataDataDataDataDataDataData3.多模块交叉编址存储器M3M2M1M0地址寄存器0地址寄存器1地址寄存器2地址寄存器3总线控制主存控制部件CPUIOP启动M0启动M1启动M2启动M3时间主存周期主存周期3.多模块交叉编址存储器通常

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