【基于FPGA的数字频率计设计4100字（论文）】

基于FPGA的数字频率计设计摘要：在电子技术中，频率是最基本的参数之一，又与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。在本次毕业设计中选择使用FPGA来制作数字频率计，并在实际制作中采用了直接测频法。利用延时产生的时基门控信号来控制闸门，通过在单位时间内计数器记录下的脉冲个数计算出输入信号的频率，最终送入LED中显示。这样制作出来的频率计不仅可以满足设计题目的参数要求，且控制能力强，是一种低成本，高可靠的设计方案。关键词：FPGA，频率计，测量Abstract：Inelectronictechnology，frequencyisoneofthemostbasicparameters，andwithmanyelectricalparametersofthemeasurementprogram，themeasurementresultsareverycloserelationship，sothefrequencyofmeasurementismoreimportant.InthisgraduationdesignchoosetouseFPGAtoproducedigitalfrequencymeter，andintheactualproductionofthedirectfrequencymeasurementmethod.Thesignalgeneratedbythedelaytimegatingcontrolgate，calculatedbythecounterinunittime，thenumberofpulsesrecordedbythefrequencyoftheinputsignal，finallyintotheLEDdisplay.Thisfrequencymetercannotonlymeettherequirementsofthedesignparameters，andthecontrolcapabilityisstrong，itisalowcost，highreliabilitydesign.Keywords:FPGA，frequencymeter，measurement目录1、前言 11.1频率计的数据采集系统原理 11.2各功能模块说明 11.2.1信号产生部分 11.2.2频率测量部分 21.2.3控制启动部分 21.2.4测量结果显示部分 22、数字频率计硬件结构设计 32.1FPGA主板电路分析 32.1.1时钟模块电路 32.1.2复位电路 32.1.3电源模块 42.2系统外设模块电路 42.2.1蜂鸣器 52.2.2显示器模块 52.2.3信号预处理电路 63、软件系统设计 73.1程序的设计总述流程图 73.21s定时循环的程序设计框图 73.3T1计时程序 83.4频率数据采集 93.5数码显示 94、系统测试 114.2电路调试 114.2数字频率计的实际情况 13总结 13参考文献 13附录 141、前言1.1频率计的数据采集系统原理本频率计的数据采集系统主要元器件是FPGA，由它完成对待测信号频率的计数和结果显示等功能，外部还要有稳压、显示器等器件。可分为以下几个模块：定时、计数、FPGA系统、LED显示模块。各模块关系图如图1.1所示。图1.1数字频率计功能模块定时计数都是利用了FPGA内部的电路进行完成的，利用了FPGA高度集成特性，硬件捕捉功能，具体的实现如图1.2所示。图1.2定时功能模块方框图1.2各功能模块说明1.2.1信号产生部分本次设计所接收的待测信号来自XR-2206所产生的TTL方波，该部分由同组的同学完成。1.2.2频率测量部分该部分的核心器件为FPGA，当接收到的信号经过FPGA，该部分通过内部的定时与计数功能完成对方波脉冲个数的测量。所以这部分是本次设计的主要模块。1.2.3控制启动部分考虑到FPGA开启输入功能需要一个低电频，为了方便测量，所以需要设置该模块来控制FPGA对信号的测量。1.2.4测量结果显示部分为使测量结果可以直观的显示出来，考虑到LCD液晶显示器性能稳定，较LED功能更多样，所以放弃用LED来实现显示部分的方案，采用16×2LCD液晶显示器来完成测量结果的显示。2、数字频率计硬件结构设计2.1FPGA主板电路分析2.1.1时钟模块电路FPGA内部没振荡电路，使用有源晶振是比较理想的选择。当输入时钟频率较低时，可以使用FPGA的内部PLL调整FPGA所需的系统时钟，使系统运行速度更快。核心板包含一个50MHz的有源晶振作为系统的时钟源。为了得到一个稳定、精确的时钟频率，有源晶振的供电电源经过了LC滤波。图2.1系统时钟电路图2.1.2复位电路FPGA的复位引脚（Reset）连接高电平超过两个机器周期，即可产生复位的动作。以12MHz的始终脉冲为例，每个时钟脉冲为1/12μs，2个机器周期为2μs。在运行中，外界干扰等因素可使FPGA的程序陷入死循环状态或跑飞。为摆脱困境，可将FPGA复位，以重新启动。因此，可在FPGA复位引脚上连接一个可让该引脚上产生一个2μs以上的高电平脉冲，即可产生复位的工作，如图2.2所示。其中电容两端并接的按钮开关的作用是手动强制复位。图2.2复位电路随时间的增加，电容上面的电压值慢慢增大，而RST引脚上的电压值逐渐降低，当RST引脚的电压值降低至低电平时，89S51FPGA恢复到正常状态，称为上电复位。2.1.3电源模块采用3节5号电池进行供电，由J10接入，其中前后两组电容用来去耦滤波，使其供给芯片的电源更加干净平滑。为了获得标准的3.3伏电压，在电路上加入SPY0029三端稳压器和两个二极管，是为了防止误将电源接反造成不必要损失而设置的。在操作过程中千万不要将电源接反，因为反向电压超过一定值，二极管将会被损坏，达不到保护的目的。图2.3电源模块2.2系统外设模块电路2.2.1蜂鸣器采用压电式蜂鸣器，压电式蜂鸣器主要由多谐振荡器、压电蜂鸣片、阻抗匹配器及共鸣箱、外壳等组成。多谐振荡器由晶体管或集成电路构成，当接通电源后（1.5-15V直流工作电压），多谐振荡器起振，输出1.5～2.5kHZ的音频信号，阻抗匹配器推动压电蜂鸣片发声。图2.4音频输出电路图2.2.2显示器模块最简单的显示器可以使LED发光二极管，给出一个简单的开关量信息，为了实时的得到测量结果，该系统的人机接口就是液晶显示。其内部含七对达林顿放大管，其主要功能:当输入为高电平时，输出为低电平；输入为低电平时，输出为高电平。每个时钟信号的上升沿加到CP端时，移位寄存器移一位，8个时钟脉冲过后，8为二进制数个部移入74LS164中，MR为复位端，当该位为低电平时，移位寄存器各位复O。当它为高电平时时钟脉冲才起作用。图2.5显示电路2.2.3信号预处理电路信号预处理电路包含待测信号放大、波形变换、波形整形和分频电路。信号预处理电路中的放大器实现对待测信号的放大，降低对待测信号的幅度要求;用LM393构成波形转换电路，可以将采集到的波形通过电压的比较转换为方波，再输送到FPGA的P3.4引脚，最后完成定时和计数最终送入数码管显示。分频电路采用74HC161芯片组成，用于扩展FPGA的频率测量范围并实现FPGA频率测量和周期测量使用统一的输入信号。频率计信号预处理电路如图2.6所示。波形变换波形变换信号输入方波输出波形整形信号放大图2.6信号预处理电路图3、软件系统设计3.1程序的设计总述流程图首先是对程序的初始化，开定时T1中断和T0计数器。在定时50ms没有到时，程序一直在等待，并对T0引脚上的下降沿一直计数，直到定时到，判断是否已经循环20次（因总定时1S，当T1的定时50ms到，而还没有到1S时，故要循环20次），如果1S定时到，关中断和计数。程序开始跳到二进制转化为十进制，当转化完后，到显示程序。第一次显示的是个位，再接着是十位、百位、千位。因采用的是动态显示，故在显示的程序中要加适当的延时。而在显示的过程中，只是显示1次，所以在显示的程序中，要循环显示10次，让数字能够清晰的显示出来。图3.1系统流程图3.21s定时循环的程序设计框图首先设计选用定时器T0完成定时功能，选用方式1时最多也只能定时，显然不能满足定时1的要求，用下面这种方法解决：T0定时10，连续循环定时100次即可完成1定时，用一个计数单元20H存放循环的次数，每一次循环20H单元自减1，当20H单元为零时则1定时到时。程序流程图如图3.2所示。图3.21s定时流程图3.3T1计时程序设计中T1采用计数功能，需要注意的一个问题是，输入的待测时钟信号的频率最高可以达到460800Hz，但计数器最多只能计数65536次，显然需要对计数单元进行扩展，扩展的思路是除了计数器T1的TH1和TL1用于计数外，再选用一个计数单元23H，每当计数器T1溢出回零时产生中断，中断程序执行23H单元自增1，这样，当一秒到时时采集的计数数据，23H单元存放的是数据的最高位，TH1存放的是数据的次高位，TL1存放的是数据的最低位。当然，这里所说的“最高位”“次高位”以及“最低位”都是针对十六进制而言的，T1计数程序的流程图如图3.3所示。图3.3T1计数流程图3.4频率数据采集到1s定时时，存储计数器T1以及扩充计数单元23H记录的数据即为输入时钟信号的频率，为了保证记录的频率精确度，到1s定时后应立即停止T1的计数，因为指令的执行也需要时间，并且待测的时钟信号频率越高，指令执行所需要的时间就越不能忽略，这里采用的指令为CLRTR0。3.5数码显示将采集到的频率转换为十进制数后，还不能直接将这些数送给数码显示，因为七段LED数码管内部由7个条形发光二极管和一个小圆点发光二极管组成，根据各管的亮暗组合成字符。图3.4十进制数转换为显示代码流程图4、系统测试4.2电路调试设定输入的信号为88888Hz，输出为88812Hz，误差小于1%，符合频率计的设计的要求，所以这样的频率计的电路图的设计能够实现。图4.1设定输入信号为88888Hz的运行仿真图仿真误差检验如表4.1，在测量范围内误差小于1%，符合设计要求。表4.1频率计仿真误差表设定输入（Hz）实际显示（Hz）误差分析505005005000500050100.2%888888220.74%50000500140.028%

表4.1频率计仿真误差表（续）88888888120.085%1000001002370.237%2000002004590.22%4000004000530.013%5000005006960.13%其具体实现在实物图上实现。设定输入的信号为88895Hz，输出为88822Hz，误差小于1%，符合频率计的设计的要求，所以频率计实现计数功能。图4.2频率计显示数据图4.3信号发生器输入数据在实物上进行测量，得到以下结果：设定输入（Hz）实际显示（Hz）误差分析50.06500.12%500.495000.098%500850190.22%888388020.91%50094504020.61%88882888950.014%1001201004790.35%2009002012200.15%4000104002090.049%4999904989100.21%实物显示的误差也符合要求。4.2数字频率计的实际情况（1）先调的是数码管的显示，在数码管显示时总是在跳，显示不稳定。后查明原因是扫描时间过长所致，缩短了之后显示就稳定了，但新的问题又出现了，在相临两个数码管之间有重影，不知是怎么回事，上网查阅之后才知道在显示相临的两个数码管之间应关短一点时间。（2）计数时，由于失误把定时器的模式值设错，找了很长时间才把问题找到。（3）在定时器赋初值的时候也出了问题，由于在调试了，换过晶振，但程序中却并没有同时修改定时值导致定时器溢出，定时出错。总结本课题主要研究如何用FPGA来设计数字频率计。因为在电子技术中，频率的测量十分重要，这就要求频率计要不断的提高其测量的精度和速度。数字频率计的软件均经过测试。并进行了误差分析。频率的测量范围从1Hz到500KHz，具有一定的实用价值。从实践结果来看，文中提出的用FPGA设计的频率计可达到甚至超过目前所使用的频率计的精度和测频范围当然，我们在前人的基础上向前走了一步，无论是原器件的选择，还是程序的设计，我们做的比他们复杂，这并不是简单意义上的重复，而是消化吸收和创新。参考文献[1]王凤英.基于FPGA的数字频率计设计与仿真[J].科技资讯.2008(33)[2]陈尚志，胡荣强，胡合松.基于FPGA自适应数字频率计