第7章 组合逻辑电路

第7章组合逻辑电路7.2组合逻辑电路的分析方法设计方法

7.1概述7.3加法器和奇偶校验器7.4编码器和译码器7.5数据选择器和数据分配器7.6用中大规模集成电路实现组合逻辑电路2/29/20241第7章组合逻辑电路数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路:任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。

本章内容提要

小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。2/29/202427.2.1组合逻辑电路的分析方法7.2.２组合逻辑电路的设计方法7.2组合逻辑电路的分析和设计2/29/202437.2.1组合逻辑电路的分析方法1.分析的主要步骤如下：

(1)由逻辑图写表达式；

(2)化简表达式；

(3)列真值表；

(4)描述逻辑功能。7.2组合逻辑电路的分析方法和设计方法小规模集成电路是指每片在十个门以下的集成芯片。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。2/29/202442.举例说明组合逻辑电路的分析方法

例7-1试分析图3-1所示电路的逻辑功能。解：第一步：由逻辑图可以写输出F的逻辑表达式为：图7-1例7-1逻辑电路图2/29/20245

第二步：可变换为

F=AB+AC+BC

第三步：列出真值表如表3-1所示。ＡＢＣF００００００１００１０００１１１１０００１０１１１１０１１１１１表3-1例3-1真值表第四步：确定电路的逻辑功能。由真值表可知，三个变量输入Ａ，Ｂ，Ｃ，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。2/29/20246例7-2分析图7-2（a）所示电路的逻辑功能。图7-2例7-2逻辑电路图仿真

2/29/20247

解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。S2/29/20248表7-2例7-2真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图7-2（b）所示的逻辑图。图7-2（b）逻辑图2/29/202497.2.2组合逻辑电路的设计方法１.组合逻辑电路的设计步骤：

(1)分析设计要求，设置输入输出变量并逻辑赋值；

(2)列真值表；

(3)写出逻辑表达式；

(4)化简并转换成所需形式；

(5)画逻辑电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。2/29/2024102.组合逻辑电路设计方法举例。例7-3一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值；输入变量：烟感A

、温感B，紫外线光感C；输出变量：报警控制信号Y。逻辑赋值：用1表示肯定，用0表示否定。2/29/202411

(2)列真值表；把逻辑关系转换成数字表示形式；

表7-2例7-3真值表ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１

(3)由真值表写逻辑表达式；（4）化简得最简式：转换为与非-与非式：2/29/202412

(5)画逻辑电路图：

用与非门实现，其逻辑图与例7-1相同。

2/29/202413逻辑抽象电路功能描述例3-4：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。

设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。

1

1

2

2列真值表2/29/202414

3逻辑表达式最简与非与非式化简

4

5逻辑电路图

3化简

4Y=AB+AC

52/29/2024157.3加法器和奇偶校验器7.3.1

加法器7.3.2

奇偶校验器2/29/202416一、半加器和全加器二、加法器三、加法器的应用退出7.3.1加法器2/29/2024171、半加器一、半加器和全加器

二进制数码相加，如果只考虑本位的两个数相加和向高位的进位而不计及低进位时，这种运算称为半加运算，完成此功能的部件称为半加器。加数本位的和向高位的进位2/29/2024182、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。2/29/202419全加器的逻辑图和逻辑符号2/29/202420

用与门和或门实现2/29/202421

用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：2/29/2024222/29/202423实现多位二进制数相加的电路称为加法器。1、四位串行进位加法器二、加法器构成：把4位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。2/29/2024242、4位并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式2/29/202425超前进位发生器2/29/202426加法器的级连集成二进制4位超前进位加法器2/29/202427三、加法器的应用1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B+1运算。2/29/202428本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。2/29/2024297.4编码器和译码器7.4.1

编码器7.4.2

译码器7.4.3

显示译码器2/29/2024307.4.1编码器一、普通编码器二、优先编码器退出2/29/202431一、普通编码器1、3位二进制编码器真值表输入8个互斥的信号输出3位二进制代码2/29/202432逻辑表达式逻辑图2/29/202433二、优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表1、3位二进制优先编码器2/29/202434逻辑表达式2/29/202435逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2/29/2024362、集成3位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX

＝0表示是编码输出；YEX

＝1表示不是编码输出。集成3位二进制优先编码器74LS1482/29/202437集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效2/29/202438集成3位二进制优先编码器74LS148的级联16线-4线优先编码器2/29/202439本节小结

用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。2/29/2024407.4.2译码器一、二进制译码器二、二-十进制译码器退出三、译码器的应用2/29/202441

译码：编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。

译码器：实现译码功能的电路。常用的译码器有二进制译码器、二-十进制译码器和显示译码器等。二进制代码原来信息编码对象编码译码2/29/202442一、二进制译码器

三位二进制译码器的方框图输入：二进制代码（N位），输出：2N个，每个输出仅包含一个最小项。输入是三位二进制代码、有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位二进制译码器称为3线—8线译码器。1、3线/8线译码器2/29/202443真值表输入：3位二进制代码输出：8个互斥的信号2/29/202444逻辑表达式逻辑图电路特点：与门组成的阵列2/29/2024452、集成74LS138的逻辑功能内部电路图负逻辑与门译码输入端

S为控制端（又称使能端）

S=1译码工作

S=0禁止译码，输出全1

输出端为便于理解功能而分析内部电路2/29/202446

74LS138的功能表译中为0高电平有效低电平有效禁止译码译码工作2/29/202447

74LS138的逻辑符号低电平有效输出三位二进制代码使能端2/29/20244874LS138的逻辑功能三个译码输入端（又称地址输入端）A2、A1、A0，八个译码输出端，以及三个控制端（又称使能端）、、。、，是译码器的控制输入端，当=1、+=0(即=1,和均为0)时，GS输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。S1S2S1S2S3S1S2S3S1S3S2Y0~Y7S32/29/202449当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。

74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端上方均有“—”符号。Y0~Y72/29/2024503、级联扩展(利用使能端实现)

图3-9用两片74LS138译码器构成4线—16线译码器A3=0时，片Ⅰ工作，片Ⅱ禁止A3=1时，片Ⅰ禁止，片Ⅱ工作扩展位控制使能端2/29/202451二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。二、二-十进制译码器1、8421BCD码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。2/29/202452真值表2/29/202453逻辑表达式逻辑图2/29/202454将与门换成与非门，则输出为反变量，即为低电平有效。2/29/202455２、集成8421BCD码译码器74LS42输出为反变量，即为低电平有效，并且采用完全译码方案。2/29/202456表3-7二-十进制译码器74LS42的功能表译中为0拒绝伪码返回2/29/202457三、译码器的应用1、用二进制译码器实现逻辑函数②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。2/29/2024582、用二进制译码器实现码制变换十进制码8421码2/29/202459十进制码余3码2/29/202460十进制码2421码2/29/2024613、数码显示电路的动态灭零2/29/202462在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。数字显示电路是数字设备不可缺少的部分。数字显示电路通常由显示译码器、驱动器和显示器等部分组成，如图3-12所示。

返回7.4.3显示译码器2/29/202463图3-12数字显示电路的组成方框图1.数字显示器件数字显示器件是用来显示数字、文字或者符号的器件，常见的有辉光数码管、荧光数码管、液晶显示器、发光二极管数码管、场致发光数字板、等离子体显示板等等。本书主要讨论发光二极管数码管。2/29/202464（1）发光二极管（LED）及其驱动方式

LED具有许多优点，它不仅有工作电压低(1.5～3V)、体积小、寿命长、可靠性高等优点，而且响应速度快(≤100ns)、亮度比较高。一般LED的工作电流选在5~10mA，但不允许超过最大值（通常为50mA）。

LED可以直接由门电路驱动。

2/29/202465

图（a）是输出为低电平时，LED发光，称为低电平驱动；图（b）是输出为高电平时，LED发光，称为高电平驱动；采用高电平驱动方式的TTL门最好选用OC门。

图3-13门电路驱动LED(a)低电平驱动(b)高电平驱动R为限流电阻2/29/202466图3-14七段显示LED数码管(a)外形图(b)共阴型(c)共阳型

(2)LED数码管

LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。LED数码管有两种形式：共阴型和共阳型。公共阴极公共阳极高电平驱动低电平驱动2/29/2024672/29/202468b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极2/29/2024692、显示译码器真值表仅适用于共阴极LED真值表2/29/202470a的卡诺图2/29/202471b的卡诺图c的卡诺图2/29/202472d的卡诺图e的卡诺图2/29/202473f的卡诺图g的卡诺图2/29/202474逻辑表达式2/29/202475逻辑图2/29/2024762、集成显示译码器74LS48引脚排列图2/29/202477功能表2/29/202478辅助端功能2/29/202479本节小结状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。2/29/2024807.5数据选择器和数据分配器7.5.1

数据选择器7.5.2数据分配器退出2/29/2024817.5.1数据选择器一、

4选1数据选择器二、集成数据选择器三、用数据选择器实现组合逻辑函数退出2/29/202482一、4选1数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。2/29/202483逻辑图2/29/202484二、集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。2/29/202485集成8选1数据选择器74LS1512/29/20248674LS151的真值表2/29/202487数据选择器的扩展2/29/202488三、用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。2/29/202489基本步骤确定数据选择器确定地址变量

2

1n个地址变量的数据选择器，可实现m(m>n)个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数

1选用74LS153

2

74LS153有两个地址变量。1．用具有n个地址输入端的数据选择器实现m变量的逻辑函数(m>n)2/29/202490求Di

3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：

32/29/202491画连线图

4

42/29/202492

(2)降维图法

概念：卡诺图的变量数称为该图的维数。如果把某些变量也作为卡诺图小方格内的值，将减小卡诺图的维数，这种卡诺图称为降维卡诺图。作为降维图小方格中值的那些变量称为记图变量。

降维的方法：设记图变量为x，对于原卡诺图（或降维图）中，当x=0时，原图单元值为F，x=1时，原图单元值为G，则在新的降维图中对应的降维图单元中填入子函数xF+xG。其中F和G可以是0、1、某一变量，也可以是某一函数。2/29/202493图4-2-18

降维图示例00000011000111100001CDAB01100111111000DD011D0001111001ABC(a)F函数的卡诺图(b)3变量降维图0CD+CDCC+D0101AB(c)2变量降维图通过降维以后，相当于减少了逻辑函数的变量数目。当降维卡诺图的维数与数据选择器的地址输入端数目相等时，即可按照用具有n个地址输入端的数据选择器实现n变量逻辑函数的方法来实现m变量的逻辑函数。2/29/202494例4-7

用8选1数据选择器实现函数

F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)解题指导

8选1数据选择器只有3个地址输入端，而将要实现的是4变量的逻辑函数，所以需要将4变量卡诺图降维变成3变量降维卡诺图。这里选择D为记图变量。解第一步：将4变量卡诺图降维变成3变量降维卡诺图。00101111000111100001CDAB010101101110DD1D01DD0001111001ABC(a)卡诺图(b)降维图图4-2-19

例4-7的降维图2/29/20249501234567G07MUXYA0ENCBAF1D

注意：可以选择不同的变量作为记图变量，不同的选择方案会有不同的结果。要得到最佳方案，必须对原始卡诺图进行仔细分析，以选择子函数最少或最简单的方案。第二步：画逻辑图，确定数据输入端记图变量及二值电平。.1图4-2-20

用8选1MUX实现例4-7A1A2ST2/29/202496

２．用具有n个地址输入端的数据选择器实现n变量的逻辑函数对于数据选择器，输出与输入信号之间存在如下关系：D0D2D6D4D1D3D7D50001111001A2A1A0例如8选1数据选择器可以用卡诺图的形式来表示，如图4-2-13所示。图4-2-13

8选1数据选择器卡诺图以上说明：只要将作出逻辑函数的卡诺图，将输入变量加到8选1数据选择器地址端，在数据输入端按卡诺图中最小项方格中的值相连，就可以实现任意３输入变量的组合逻辑函数。2/29/202497例4-5

用8选1数据选择器实现函数解第一步：作卡诺图。011111010001111001ABC图4-2-14

例4-5卡诺图第二步：画接线图。注意：将函数输入变量A、B、C作为数据选择器的地址时，应当保持变量顺序与地址端高低位的对应关系。例如变量A接地址A2端、B接地址A1端、C接地址A0端，否则输出端得到的函数并非所要实现的函数。01234567G07MUXYA0ENCBAF1图4-2-15

用8选1