计算机组成原理第讲主存储器

计算机组成原理第讲主存储器第4章主存储器Chapter4MainMemoryAwordinmemoryisanentityofbitsthatmoveinandoutofstorageasaunit.Amemorywordisagroupof1’sand0’sandmayrepresentanumber,aninstructioncode,oneormorealphanumericcharacters,oranyotherbinary-codedinformation.Agroupofeightbitsiscalledabyte.第2页,共30页，2024年2月25日，星期天随机(读写)存储器RandomAccessMemory(RAM)只读存储器ReadOnlyMemory(ROM)PROM可编程序只读存储器掩膜ROMEPROM可擦除的可编程序只读存储器E2PROM电可擦除的可编程序只读存储器FlashMemory快闪存储器（电可擦除）保存信息的原理：双极型MOS型SRAM：触发器DRAM：MOS管的栅极电容。SRAMStaticRAM

DRAMSRAMDynamicRAM

现代计算机的主存储器都是半导体存储器IC。半导体RAM在断电后数据会丢失，属于易失性(Volatile)存储器只读存储器属于非易失性(Non-volatile)存储器。§4.1主存储器分类、技术指标和基本操作第3页,共30页，2024年2月25日，星期天主存储器的可寻址的最小信息单位是1个存储字（存储单元）。

1、存储容量

MemorySize/Capacity1M=220=1024K=210K1G=230=1024M=210M1T=240=210G存储器的容量通常表示为：m字×k位。例如，1个4096×32的存储器芯片的容量就是16KB。存储单元MemoryLocation可寻址单元AddressableLocation地址空间AddressSpaceCPU的地址线容量单位：字节Byte，字Word，位bit。1Byte=8bit主存储器的主要技术指标主存储器容量SM=W·l·m=存储器字长×每个存储体的字数×并行工作的存储体个数主存储器用于暂时存储CPU当前正在使用的指令和数据。第4页,共30页，2024年2月25日，星期天2、存取速度⑴存取时间Ta

（访问时间，MemoryAccessTime

）由系统规定取决于存储器芯片从启动一次存储器操作到完成该操作所经历的时间。⑵存储周期Tm

（读写周期，MemoryCycleTime）连续启动2次独立的存储器操作所间隔的最小时间。一般Tm>TaBm是存储器被连续访问时可以提供的数据传输率（bit/s）⑶主存带宽Bm提高主存带宽的措施：缩短存取周期，增加存储字长W，增加存储体。Bm=W/Tm当总线宽度w与存储器字长W不一致时，Bm=w/Tm第5页,共30页，2024年2月25日，星期天主存储器的基本操作处理器地址寄存器AR数据寄存器DR主存储器地址总线数据总线控制总线R/W第6页,共30页，2024年2月25日，星期天主存储器的读写时序1．存储器读的时序处理器把要访问的存储单元地址送上地址总线，发存储器读命令存储器读周期

被选中的存储器芯片对地址译码，打开三态门将选中的单元内容送上数据总线DB，处理器从DB读入数据。AddressData地址总线AB数据总线DB第7页,共30页，2024年2月25日，星期天2．存储器写的时序

处理器把要访问的存储单元地址送上地址总线AB，把要写的数据送上数据总线DB，发存储器写命令。

被选中的存储器芯片对地址译码，将DB上的数据写入选中的存储单元。AddressData地址总线AB数据总线DB存储器写周期第8页,共30页，2024年2月25日，星期天存储器芯片内部：地Y0址Y1译Y2码Y3器存储单元00存储单元01存储单元10存储单元11A0A1行地址译码列地址译码A0A1A3A2读写控制

I/ORowAddressColumnAddress4×4存储矩阵0001101111100100三态输出

地址线条数N，可寻址2N单元半导体存储器芯片第9页,共30页，2024年2月25日，星期天存储器芯片外部：（符号，引脚）SRAM芯片：ROM（PROM，EPROM，E2PROM）芯片：常见：×8，×4常见：×8A0……A191M×4RAMI/O0I/O1I/O2I/O3

A0……A10

2K×8ROMD0……D7第10页,共30页，2024年2月25日，星期天§4.4存储器的组成与控制

单个存储器芯片的容量往往不能满足需要，用存储器容量的扩展技术实现所要求容量的存储器。（1）位扩展（2）字扩展存储器芯片的位数K小于所设计的存储器的位数N。存储器芯片的字数小于所设计的存储器的要求。用L字×K位的存储器芯片构成L字×N位的存储器，用L字×K位的存储器芯片构成M字×K位的存储器，存储器芯片数=N/K存储器芯片数=M/L第11页,共30页，2024年2月25日，星期天（4）与处理器连接②如果处理器有

等控制线，在产生片选信号时必须用到。③要连接处理器的全部地址线和数据线。①存储系统一定是既有RAM又有ROM。（3）字位扩展存储器芯片的字数和位数都小于所设计的存储器的要求。用L字×K位的存储器芯片构成M字×N位的存储器，需要（M/L）×（N/K）个存储器芯片。Themainmemoryisthecentralstorageunitinacomputersystem.存储器容量的扩展第12页,共30页，2024年2月25日，星期天

I/O0I/O1I/O2I/O3

64K×4RAMA0……A15

D0…D3D4…D7A0…A15

I/O0I/O1I/O2I/O3

64K×4RAMA0……A15

（1）位扩展例1：用64K×4的RAM芯片构成64K×8的存储器。存储器芯片的地址线、片选线、读写控制线并联，数据线分别引出第13页,共30页，2024年2月25日，星期天（2）字扩展例2：用512×4位的RAM芯片构成2k×4位的存储器。将各个存储器芯片的地址线、数据线、读写控制线并联由片选线区分每个芯片的地址范围D3A8A0

I/O0I/O1I/O2I/O3

512×4RAM

A0…A8

I/O0I/O1I/O2I/O3

512×4RAM

A0…A8

I/O0I/O1I/O2I/O3

512×4RAMA0…A8

I/O0I/O1I/O2I/O3

512×4RAM

A0…A8

A9A10D0…………

2-4译码器A0A1第14页,共30页，2024年2月25日，星期天（3）字位扩展用L字×K位的存储器芯片构成M×N的存储器，需要（M/L）×（N/K）个存储器芯片。片选信号由高位地址译码产生。低位地址直接与存储器芯片的地址线连接。例3：用1K×4位的RAM芯片构成2K×8位的RAMRAMandROMareconnectedtoaCPUthroughthedataandaddressbuses.Thelow-orderlinesintheaddressbusselectthebytewithinthechipsandotherlinesintheaddressbusselectaparticularchipthroughitschipselectinputs.Themorechipsthatareconnected,themoreexternaldecodersarerequiredforselectionamongthechips.第15页,共30页，2024年2月25日，星期天A9A0A10A11………D7…D4D3…D0I/O0I/O1I/O2I/O3

1024×4RAMA0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

A0

A1

2-4译码器用1K×4位的RAM芯片构成2K×8位的RAM第16页,共30页，2024年2月25日，星期天（4）与CPU连接如果CPU有等控制线，在产生片选信号时必须要用到。存储系统一定是既有RAM又有ROM。注意：①CPU的地址总线和数据总线的线数。②ROM的输出允许信号。Mostofthemainmemoryinageneral-purposecomputerismadeupofRAMintegratedcircuitchips,butaportionofthememorymaybeconstructedwithROMchips.ROMisusedforstoringprogramsthatarepermanentlyresidentinthecomputerandfortablesofconstantsthatdonotchangeinvalueoncetheproductionofthecomputeriscompleted.第17页,共30页，2024年2月25日，星期天例：CPU字长16位，有8条数据线，15条地址线，，等控制线。存储器按字节编址。要求用8K×4bit的RAM芯片和8K×8bit的ROM芯片组成16KB的ROM和8KB的RAM。ROM的起始地址0000H，RAM的起始地址6000H。①说明该计算机的地址空间、实存容量、ROM和RAM的地址范围分别是多少？②计算RAM和ROM芯片数，说明应该选用什么译码器。③画出CPU和存储系统的电路连接图。

第18页,共30页，2024年2月25日，星期天解：①CPU有15条地址线，∴地址空间=215=32K②RAM芯片数=（8K×8）/（8K×4）=2③CPU和存储系统的电路连接图：实存容量=ROM容量+RAM容量=16KB+8KB=24KB16KB的ROM区的地址范围是0000H~3FFFH。RAM区的地址范围是6000H~7FFFH。要求用8K×4bit的RAM芯片和8K×8bit的ROM芯片组成16KB的ROM和8KB的RAMROM芯片数=（16K×8）/（8K×8）=28K字的存储器芯片有13条地址线，CPU有15条地址线，∴地址译码器要对15—13=2条地址线译码，所以应该用2-4译码器。第19页,共30页，2024年2月25日，星期天

A14

A13

A12…A0

CPUD0…D72-4

译码A1

器A0A0~A12

8K×4

RAMD0~D3

A0~A12

8K×8

ROMD0~D7

A0~A12

8K×4RAMD0~D3

A0~A12

8K×8

ROMD0~D7

1……第20页,共30页，2024年2月25日，星期天动态存储器DynamicRAMDynamicrandomaccessmemory(DRAM)isatypeofrandomaccessmemorythatstoreseachbitofdatainaseparatecapacitorwithinanintegratedcircuit.TheadvantageofDRAMisitsstructuralsimplicity:onlyonetransistorandacapacitorarerequiredperbit,comparedtosixtransistorsinSRAM.ThisallowsDRAMtoreachveryhighdensity.DRAM芯片的集成度高，容量大，速度不高（50~100ns），功耗低，价格低。Sincerealcapacitorsleakcharge,theinformationeventuallyfadesunlessthecapacitorchargeisrefreshedperiodically.第21页,共30页，2024年2月25日，星期天1．动态存储器芯片

Dynamicrandomaccessmemoryisproducedasintegratedcircuits(ICs)bondedandmountedintoplasticpackageswithmetalpinsforconnectiontocontrolsignalsandbuses.

为了进一步降低芯片的封装成本，还设法减少芯片的引脚数。

采用地址线复用和多字1位等方法。将地址分两次送入存储器芯片，内部有行地址锁存和列地址锁存电路。行地址译码列地址译码A0A1行地址锁存列地址锁存第22页,共30页，2024年2月25日，星期天DRAM芯片：A0……A1264M×1DRAMI/O常见：×1,×8

动态存储器的存储控制比较复杂，需要由外部电路提供行地址和列地址，以及控制刷新。DIP（Dualin-linePackage）SIPP（SingleIn-linePinPackage）SIMM30pinSIMM72pinDIMM(168-pin)DDRDIMM(184-pin)DRAMpackagingSingleIn-lineMemoryModuleDualIn-lineMemoryModule第23页,共30页，2024年2月25日，星期天

的下降沿把行地址送入存储芯片内的行地址锁存器，的下降沿把列地址送入存储芯片内的列地址锁存器。DRAM芯片的工作方式有：读工作方式，写工作方式，读-改写工作方式，页面工作方式，刷新工作方式。其中，页面工作方式是在行地址锁存后保持。不断变化列地址和，就可以在行地址不变的情况下对某一行的所有单元连续地进行读/写。页面工作方式使得存储器有批写入和批读出能力，提高了存储器的速度。列地址行地址AB第24页,共30页，2024年2月25日，星期天2．动态存储器的刷新RefreshMOS管的栅极电容容量很小，绝缘电阻不够大，经过一段时间后电荷逐渐泄漏，使保存的信息丢失。为了不丢失数据，必须及时对保存的信息进行刷新。在芯片内部把存储单元的内容读出来再写回去，信息不出现在数据总线上。DRAM芯片通常采用定时逐行刷新。刷新周期一般为2ms。动态存储器DynamicRAM行地址相同的各列存储单元011011001010011010010011第25页,共30页，2024年2月25日，星期天2．动态存储器的刷新Refresh①集中刷新

在一个刷新周期内，用一段固定的时间，连续对存储器的所有行逐一刷新，在此期间内停止CPU和其他主设备对存储器的读写。

例如，1个存储器有1024行，存储周期为200ns。刷新一次需204.8μs。在2ms内还有1795.2μs的时间可用于存储器读写。t刷新周期刷新刷新

集中刷新方式的缺点：在刷新期间不能访问存储器，有时会影响CPU工作。第26页,共30页，2024年2月25日，星期天②分布式刷新在2ms时间内分散地将各行刷新一遍，每隔Δt时间刷新一行。Δt=刷新周期/存储器行数动态存储器一般分为128行，所以Δt=2ms/128=15.625μstΔt刷新周期2．动态存储器的刷新Refresh第27页,共30页，2024年2月25日，星期天

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