位移位乘法器市公开课特等奖市赛课微课一等奖课件

实验（1）试验目标：学习应用移位相加原理设计8位乘法器。（2）试验原理：该乘法器是由8位加法器组成以时序方式设计8位乘法器。试验8-1移位相加8位硬件乘法器电路设计第1页实验其乘法原理是：乘法经过逐项移位相加原理来实现，从被乘数最低位开始，若为1，则乘数左移后与上一次和相加；若为0，左移后以全零相加，直至被乘数最高位。从图9-5逻辑图及其乘法操作时序图图9-4（示例中相乘数为9FH和FDH）上能够清楚地看出此乘法器工作原理。图9-5中，START信号上跳沿及其高电平有两个功效，即16位存放器清零和被乘数A[7..0]向移位存放器SREG8B加载；它低电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移存放器SREG8B后，伴随每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中高8位进行相加，其和在下一时钟节拍上升沿被锁进此锁存器。而当被乘数移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，最终乘积完整出现在REG16B端口。在这里，1位乘法器ANDARITH功效类似于1个特殊与门，即当ABIN为‘1’时，DOUT直接输出DIN，而当ABIN为‘0’时，DOUT输出全“00000000”。试验8-1移位相加8位硬件乘法器电路设计第2页试验8-1移位相加8位硬件乘法器电路设计电路原理第3页试验8-1移位相加8位硬件乘法器电路设计第4页试验8-1移位相加8位硬件乘法器电路设计第5页试验8-1移位相加8位硬件乘法器电路设计第6页试验8-1移位相加8位硬件乘法器电路设计第7页实验【例8-32】LIBRARYIEEE;--8位右移存放器USEIEEE.STD_LOGIC_1164.ALL;ENTITYSREG8BISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSREG8B;ARCHITECTUREbehavOFSREG8BISSIGNALREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,LOAD)BEGINIFLOAD='1'THENREG8<=DIN;ELSIFCLK'EVENTANDCLK='1'THENREG8(6DOWNTO0)<=REG8(7DOWNTO1);ENDIF;ENDPROCESS;QB<=REG8(0);--输出最低位ENDbehav;试验8-1移位相加8位硬件乘法器电路设计第8页实验【例8-33】LIBRARYIEEE;--8位加法器USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8ISPORT(B,A:INSTD_LOGIC_VECTOR(7DOWNTO0);S:OUTSTD_LOGIC_VECTOR(8DOWNTO0));ENDADDER8;ARCHITECTUREbehavOFADDER8ISBEGINS<='0'&A+B;ENDbehav;试验8-1移位相加8位硬件乘法器电路设计第9页实验【例8-34】LIBRARYIEEE;--1位乘法器USEIEEE.STD_LOGIC_1164.ALL;ENTITYANDARITHIS--选通与门模块

PORT(ABIN:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDANDARITH;ARCHITECTUREbehavOFANDARITHISBEGINPROCESS(ABIN,DIN)BEGINFORIIN0TO7LOOP--循环，完成8位与1位运算

DOUT(I)<=DIN(I)ANDABIN;ENDLOOP;ENDPROCESS;ENDbehav;试验8-1移位相加8位硬件乘法器电路设计第10页实验【例8-35】LIBRARYIEEE;--16位锁存器/右移存放器USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG16BISPORT(CLK,CLR:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(8DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDREG16B;ARCHITECTUREbehavOFREG16BISSIGNALR16S:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIFCLR='1'THENR16S<=(OTHERS=>'0');--清零信号ELSIFCLK'EVENTANDCLK='1'THEN--时钟到来时，锁存输入值，并右移低8

R16S(6DOWNTO0)<=R16S(7DOWNTO1);--右移低8位

R16S(15DOWNTO7)<=D;--将输入锁到高8位

ENDIF;ENDPROCESS;Q<=R16S;ENDbehav;试验8-1移位相加8位硬件乘法器电路设计第11页实验

（3）试验内容1：依据给出乘法器逻辑原理图及其各模块VHDL描述，在MAX+plusII上完成全部设计，包含编辑、编译、综合和仿真操作等。以87H乘以F5H为例，进行仿真，对仿真波形作出详细解释，包含对8个工作时钟节拍中，每一节拍乘法操作方式和结果，对照波形图给以详细说明。

（4）试验内容2：编程下载，进行试验验证。试验电路可选择附图1-3，8位乘数和被乘数可分别用键2、键1、键4和键3输入；16位乘积可由4个数码管显示；用键8输入CLK，键7输入START。详细观察每一时钟节拍运算结果，并与仿真结果进行比较。试验8-1移位相加8位硬件乘法器电路设计第12页实验试验8-1移位相加8位硬件乘法器电路设计图8-48位移位相加乘法器运算逻辑波形图第13页实验

（5）试验内容3：乘法时钟连接试验系统上连续脉冲，如clock0，设计一个此乘法器控制模块，接收试验系统上连续脉冲，如clock0，当给定开启/清0信号后，能自动发出CLK信号驱动乘法运算，当8个脉冲后自动停顿。

（6）思索题：用MAX+plusII进行优化设计后，详细说明并比较组合电路乘法器与本