Verilog语言的基本语法规则市公开课特等奖市赛课微课一等奖课件

2.3.1

Verilog语言基本语法规则

2.3.2变量数据类型

2.3.3

Verilog程序基本结构

2.3.4逻辑功效仿真与测试2.3硬件描述语言VerilogHDL基础第1页硬件描述语言HDL(HardwareDescriptionLanguag)类似于高级程序设计语言.它是一个以文本形式来描述数字系统硬件结构和行为语言,用它能够表示逻辑电路图、逻辑表示式，复杂数字逻辑系统所逻辑功效。HDL是高层次自动化设计起点和基础.2.3硬件描述语言VerilogHDL基础第2页计算机对HDL处理:逻辑综合

是指从HDL描述数字逻辑电路模型中导出电路基本元件列表以及元件之间连接关系（常称为门级网表）过程。类似对高级程序语言设计进行编译产生目标代码过程.产生门级元件及其连接关系数据库，依据这个数据库能够制作出集成电路或印刷电路板PCB。逻辑仿真是指用计算机仿真软件对数字逻辑电路结构和行为进行预测.仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路输出。在仿真期间如发觉设计中存在错误，就再要对HDL描述进行及时修改。第3页2.3.1Verilog语言基本语法规则为对数字电路进行描述（常称为建模），Verilog语言要求了一套完整语法结构。1．间隔符:

Verilog间隔符主要起分隔文本作用，能够使文本错落有致，便于阅读与修改。间隔符包含空格符（\b）、TAB键（\t）、换行符（\n）及换页符。2．注释符:注释只是为了改进程序可读性，在编译时不起作用。多行注释符(用于写多行注释):/*---*/；单行注释符:以//开始到行尾结束为注释文字。第4页为了表示数字逻辑电路逻辑状态，Verilog语言要求了4种基本逻辑值。0逻辑0、逻辑假1逻辑1、逻辑真x或X不确定值（未知状态）z或Z高阻态标识符:给对象（如模块名、电路输入与输出端口、变量等）取名所用字符串。以英文字母或下划线开始如，clk、counter8、_net、bus_A。关键词:是Verilog语言本身要求特殊字符串，用来定义语言结构。比如，module、endmodule、input、output、wire、reg、and等都是关键词。关键词都是小写，关键词不能作为标识符使用。4．逻辑值集合3．标识符和关键词第5页5．常量及其表示实数型常量十进制记数法如：0.1、2.0、5.67科学记数法如:23_5.1e2、5E－423510.0、0.0005Verilog允许用参数定义语句定义一个标识符来代表一个常量，称为符号常量。定义格式为：parameter参数名1＝常量表示式1，参数名2＝常量表示式2，……；如parameterBIT=1,BYTE=8,PI=3.14;6．字符串:字符串是双撇号内字符序列常量十进制数形式表示方法:表示有符号常量比如：30、－2带基数形式表示方法:表示常量格式为：<＋/－><位宽>’<基数符号><数值>整数型比如：3’b101、5’o37、8’he3，8’b1001_0011

第6页2.3.2变量数据类型1线网类型:是指输出一直依据输入改变而更新其值变量,它普通指是硬件电路中各种物理连接.例:wireL;//将上述电路输出信号L申明为网络型变量wire[7:0]databus;//申明一个8-bit宽网络型总线变量惯用网络类型由关键词wire定义wire型变量定义格式以下：wire[n-1:0]变量名1，变量名2，…，变量名n；变量宽度例:网络型变量L值由与门驱动信号a和b所决定，即L＝a&b。a、b值发生改变，线网L值会马上跟着改变。

&

b

a

L

第7页存放器型变量对应是含有状态保持作用电等路元件,如触发器存放器。存放器型变量只能在initial或always内部被赋值。2、存放器型存放器类型功效说明reg惯用存放器型变量integer32位带符号整数型变量real64位带符号实数型变量，time64位无符号时间变量4种存放器类型变量例：regclock；//定义一个1位存放器变量reg[3:0]counter;//定义一个4位存放器变量抽象描述,不对应详细硬件第8页2、每个模块先要进行端口定义，并说明输入（input)和输出（output),然后对模块功效进行描述。2.3.3Verilog程序基本结构Verilog使用大约100个预定义关键词定义该语言结构1、

VerilogHDL程序由模块组成。每个模块内容都是嵌在关键词module和endmodule两个语句之间。每个模块实现特定功效。3、除了endmodule语句外，每个语句后必须有分号。4、能够用/*---*/和//…..对VerilogHDL程序任何部分做注释。第9页模块定义普通语法结构以下：第10页端口类型说明电路结构描述模块名数据类型说明例用结构描述方式建立门电路Verloger模型//Gate-leveldescriptionofsimplecircuitmodulemux2to1(a,b,sel,out);

inputa,b,sel;//定义输入信号outputout;//定义输出信号wireselnot,a1,b1;//定义内部节点信号数据类型//下面对电路逻辑功效进行描述notU1(selnot,sel);

andU2(a1,a,selnot);

andU3(b1,b,sel);

orU4(out,a1,b1);endmodule

第11页2.3.4