数字电子技术 第六版 课件 第4章 组合逻辑电路

第4章组合逻辑电路4.1概述4.2组合逻辑电路的分析方法和设计方法4.3加法器与数值比较器4.4编码器4.5

译码器4.6

数据选择器4.7

译码显示电路故障的检查与排除4.8

数字系统一般故障的查找与排除本章小结电路主要由门电路构成，没有记忆电路，无记忆功能可用逻辑函数、卡诺图、真值表、逻辑图等方式描述加法器与数值比较器熟悉组合逻辑电路的逻辑功能﹑工作原理和应用、组合逻辑电路的分析与设计方法。概述组合逻辑电路——一个电路在任一时刻的输出状态只取决于同一时刻的输入状态而与电路的原有状态没有关系的电路。组合逻辑电路可以是多输入单输出，也可以是多输入多输出。组合逻辑电路特点组合逻辑电路按功能分类本章重点译码器编码器数据选择器第4章组合逻辑电路4.2

组合逻辑电路的分析与设计方法4.2.1组合逻辑电路的分析方法4.2.2组合逻辑电路的设计方法4.2.1组合逻辑电路的分析方法分析思路：一.基本分析方法：根据给定的逻辑图，找出输出信号与输入信号间的逻辑关系，从而确定它的逻辑功能。根据给定的逻辑电路写出输出逻辑函数式列出逻辑函数的真值表分析逻辑功能二、分析举例：输出11001100YBA输入00111

00

111[例]分析下图所示逻辑电路的功能。解：(1)写出输出逻辑函数式(3)分析逻辑功能(2)列逻辑函数真值表

通过分析真值表可知：当A、B输入的状态不同时，输出Y=1；当A、B输入的状态相同时，输出Y=0；因此，图示电路具有异或功能，为异或门。Y3ABYY1Y2Y2YY1Y34.2.2组合逻辑电路的设计方法

设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的最简逻辑电路。分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。首先分析给定的问题，设定输入变量和输出变量，并规定它们的逻辑取值何时为0何时为1。然后分析输出变量和输入变量间的逻辑关系，列出真值表。将真值表中输出为1所对应的各个最小项进行逻辑加，用代数法或卡诺图法化简为最简与-或式，根据题中对门电路类型的要求，将最简与-或式变换为要求门类型的最简式。

一、基本设计方法1111110BA输入CS输出00解：(2)

求最简输出函数式C

=A

B(3)

画逻辑图0101011000[例]试用门电路设计半加器电路。将两个

1位二进制数相加，而不考虑低位进位的运算电路，称为半加器。SCAB(1)分析设计要求，列真值表。BA输入CS输出相加的两个数本位和向高位的进位ABSCCO∑加法器总限定符号进位输出限定符号二、设计举例解：[例]试用门电路设计一个1位全加器电路。将两个多位二进制数相加时，除考虑本位两个二进制数相加外，还应考虑相邻低位来的进位数相加的运算电路，称为全加器。(1)分析设计要求，列真值表。1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入(2)

求最简输出函数式01110111101解：(3)

画逻辑图[例]

试用门电路设计一个1位全加器电路。SiCiAiBiCi-1AiBiSiCiCO∑CICi-1进位输入限定符号在组合逻辑电路中，如输入的两个脉冲达到门电路输入端的时间有先有后，而且向相反的方向变化时，则输出端会产生不应有的尖峰干扰脉冲(又称过渡脉冲)的现象，称为竞争冒险。可能导致错误动作知识拓展组合逻辑电路中的竞争冒险现象1.竞争冒险现象及其产生原因负尖峰脉冲冒险举例可见，在组合逻辑电路中，当一个门电路(如G2)输入两个向相反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。正尖峰脉冲冒险举例G2G1AYY=A+AA理想考虑门G1延时AY11AY1tpdG2G1AYY=A·A

A理想考虑门G1延时Y0AAY1tpd1.竞争冒险现象及其产生原因由于尖峰干扰脉冲的宽度很窄，在可能产生尖峰干扰脉冲的门电路输出端与地之间接入一个容量为几十皮法的电容就可吸收掉尖峰干扰脉冲。（1）

加封锁脉冲（2）

加选通脉冲（3）

修改逻辑设计（4）

接入滤波电容2.消除冒险现象的方法选通脉冲为低电平，输出门被封锁，Y=1，任何冒险输出无反应。选通脉冲为高电平，电路输出稳定结果。第4章组合逻辑电路4.3

加法器和数值比较器4.3.1多位加法器4.3.2数值比较器实现多位二进制数加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。4.3.1多位加法器

一、串行进位加法器

二、超前进位加法器4位串行进位加法器A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加数A输入A3A2A1A0B3B2B1B0B3B2B1B0加数B输入低位的进位输出CO

依次加到相邻高位的进位输入端CI

。相加结果读数为

S3S2S1S0和数进位数超前进位加法器74HC28374HC283的逻辑符号A3A2A1A0B3B2B1B0CICOS0S1S2S3∑相加结果读数为S3S2S1S04位二进制加数B输入端4位二进制加数A输入端低位片进位输入端本位和输出端向高位片的进位输出

三、集成加法器的应用图示为两片74HC283构成的8位二进制加法器。低位片74HC283(1)没有进位输入信号，CI端接地，其进位输出端CO和高位片74HC283(2)的进位输入端CI直接相连就可以了。1.组成多位二进制加法器[例]

试用4位超前进位加法器74HC283设计一个将8421BCD码变换为余

3BCD码输出的电路。

由于余3BCD码为8421BCD码加0011，如取输入A3A2A1A0为8421BCD码，B3B2B1B0=0011，进位输入CI=0，则输出S3S2S1S0为余3BCD码。余3BCD码为

S3S2S1S0=8421BCD+0011解：余3码1A0A1A2A3B0B1B2B3CICOS0S1S2S3C3∑8421BCD码至为余3BCD码的转换电路8421BCD码2.

组成代码转换电路4032(正逻辑)、4038(负逻辑)外引脚相同三级串行加法器型号名称带快速进位4位二进制加法器

常用集成加法器74283、74LS283A、74F283、74HC283、74AHC283带超前进位4位二进制加法器两个4位8421BCD加法器74F583、74HC5837483A、74LS83A、74HC834.3.2数值比较器

DigitalComparator，又称数字比较器。用以比较两个数大小或相等的电路。10011001010101010000Y(A=B)Y(A<B)Y(A>B)BA输出输入

设输入的两个1位二进制数为A、B，输出比较的结果有三种情况：Y(A>B)

、

Y(A=B)、Y

(A<B)，有输出时为1

，否则为0

。

一、1位数值比较器

根据功能表写出输出逻辑函数表达式画逻辑图ABAABABBY(A<B)Y(A=B)Y(A>B)1位数值比较器逻辑图比较原理：从最高位开始逐位向低位进行比较。[例]比较A=A3A2A1A0和B=B3B2B1B0的大小。

若A3>B3，则A>B；若A3<B3，则A<B；若A3=B3，则需比较次高位。

若A3＝B3次高位A2>B2，则A>B；若A2<B2，则A<B；若A2=B2，则再去比较更低位。

依次类推，直至比较出结果为止。

二、4位数值比较器

A04位数值比较器74LS85逻辑功能示意图A1A2A3B0B1B2B3I(A<B)I(A=B)I(A>B)Y(A<B)Y(A=B)Y(A>B)74LS8512121315117146109345

4位数值比较器74LS85比较结果输出端级联输入端两组相比较的4位二进制数的输入端

电路应用提示：1.只比较两个4位二进制数时，将扩展端I(A<B)

和I（A>B）接低电平0，I(A=B)

接高电平1。2.当进行4位以上的二进制数比较时，应将低位数的数值比较器的输出端Y（A>B）、Y（A=B）

、Y（A<B）和高位片的级联输入端I（A>B）

、I（A=B）、I（A<B）对应相连。[例]

试用两片74LS85构成一个8位数值比较器。

根据多位二进制数的比较规则，在高位数值相等时，则比较结果取决于低位数。因此，应将两个8位二进制数的高4位接到高位片上，低4位数接到低位片上。解：

低位片的比较输出端Y(A>B)、Y(A=B)、Y(A<B)和高位片的级联输入端I(A>B)、I(A=B)

、I(A<B)对应相连。

低位数值比较器的级联输入端应取I(A>B)=I(A<B)=0、I(A=B)=1，这样，当两个8位二进制数相等时，比较器的总输出Y(A=B)=1。型号名称7485、74S85、74LS85、74F85、74HC(T)85、4063、45854位数值比较器

常用集成数值比较器74LS682~74LS689、74ALS688、74ALS689、74HC682、74HC684、74HC686、74HC(T)6884位数值比较器第4章组合逻辑电路4.4

编码器4.4.1二进制编码器4.4.2优先编码器编码器的概念与类型组合逻辑路功能分编码将具有特定意义的信息变换为二进制代码的过程。实现编码功能的电路编码器分类二进制编码器二-十进制编码器

优先编码器

编码器(即Encoder)

被编信号二进制代码编码器4.4.1二进制编码器

上图中输入的编码信号为I0、I1、I2、I3

，低电平0有效；输出二进制代码为Y0、Y1。根据编码器电路写出输出逻辑表达式为:

Y0

=

I1

·I3

Y1

=

I2

·

I3

编码器在任何时刻只能对一个输入信号进行编码，不允许有两个或两个以上的输入信号同时请求编码，否则输出编码会发生混乱。4.4.1

二进制编码器输入110111011011101101001110Y0Y1I3I2I1I0输出00100111反码列功能表

二进制编码器是将2n个编码信号转换为n位二进制代码的逻辑电路。上图电路输入的编码信号有22(4)个，输出的代码为2位，因此它是一个二进制编码器，即4线－2线编码器。同理，8线–3线编码器、16线–4线编码器也是二进制编码器。4.4.1二进制编码器4.4.2优先编码器

当有多个输入信号同时请求编码时，电路只对其中优先级别最高的信号进行编码的电路。1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入

普通编码器在任意时刻只允许一个输入信号请求编码，否则输出会发生混乱。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输入74HC147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9976141054321131211反码输出被编信号输入端(省略了I0

端)，低电平0有效。10线–4线优先编码器74HC1470111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输入74HC147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I997614105432113121110线–4线优先编码器74HC147

I9=1，I8=0

时，不论I0~I7为0

还是1，电路只对I8进行编码，输出反码为0111，其原码为1000。111010×××××××1111111111111

无编码请求Y3Y2Y1Y0=1111。依次类推01100××××××××I9=0

时，不论I0～

I8为0

还是为1，电路只对I9进行编码，输出Y3Y2Y1Y0=0110，为反码，其原码为1001。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输入111010×××××××111111111111101100××××××××74HC147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I997614105432113121110线–4线优先编码器74HC147

图中没有I0端，这是因为当I1~I9都为高电平1时，输出Y3Y2Y1Y0=1111，为反码，其原码为0000，相当于输入I0请求编码。因此，在逻辑功能示意图中没有画出I0输入端。型号名称74148、74LS148、74HC148、74F148、

74LS348(三态输出)、45328线–3线优先编码器

常用集成编码器10线–4线优先编码器(BCD码输出)74147、74LS147、74HC(T)147、40147

74LS147没有使能控制端，可直接对优先级别最高的输入编码信号进行编码，其输出为反码。当用译码器驱动显示器时，需在输出端加反相器，将反码变为原码，再驱动显示器。电路应用提示：第4章组合逻辑电路4.5

译码器4.5.1二进制译码4.5.2二-十进制译码器4.5.3数码显示译码器译码器的概念与类型组合逻辑路功能分译码是编码的逆过程。

将具有特定意义的二进制代码转换成相应信号输出的过程。实现译码功能的电路。

译码器二进制译码器二-十进制译码器

显示译码器译码器(即Decoder)

二进制代码

与输入代码对应的特定信息

译码器4.5.1二进制译码器

将n位二进制代码转换为2n个信息输出的电路。

一、二进制译码器

110111011011101101001110Y3Y2Y1Y0A0A1输出输入Y0=A1·A0Y1=A1·A0Y2=A1·A0Y3=A1·A01110000000001100000010101000000010011000000011001000000010001000001000001000000000001000Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2输出输入Y1Y2Y3A0A1基本译码器逻辑图Y0A1A0写逻辑表达式、列真值表&A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7ENA2A1A01234155614131211109774LS138

二、集成3线－8线译码器74LS138

3位二进制码输入端8个译码输出端低电平有效。使能端STA高电平有效，

STB、STC低电平有效。当STA=1，

STB=STC=0

时，译码器工作，否则禁止译码。0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输入74LS138

功能表00000000000000001010101010101011001000011111111111111111允许译码器工作禁止译码

Y7~Y0输出由输入二进制码A2、A1、A0的取值决定。输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部八个最小项的反函数。

二、集成3线－8线译码器

&A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7ENA2A1A01234155614131211109774LS138

74LS138的输出为输入代码变量全部8

个最小项的与非表达式。而任一个逻辑函数都可变换为标准与-或表达式和与非-与非表达式；再和译码器输出的与非表达式进行比较，将译码器中和逻辑函数中相同的与非表达式用与非门综合成要实现的逻辑函数。二进制译码器既可用来实现单输出逻辑函数，也可用来实现多输出逻辑函数，每个逻辑函数需用一个与非门进行综合。用二进制译码器实现逻辑函数时，逻辑函数的变量数应和译码器输入的代码变量数相等。电路应用提示三、用译码器实现组合逻辑函数

由于二进制译码器74LS138输出为输入代码变量全部最小项的与非表达式，因此，逻辑函数用二进制译码器实现时，需变换为最小项与非—与非表达式后才能用与非门综合，从而实现逻辑函数。1.用译码器设计组合逻辑电路解：(1)

根据逻辑函数选用译码器。由于逻辑函数Y中有A、B、C三个变量，故应选用3线-8线译码器74LS138。其输出为低电平有效。[例]试用译码器和门电路实现逻辑函数

Y=ABC+ABC+C(2)

写出Y的标准与-或表达式，并变换与非-与非表达式。(3)

将逻辑函数Y与74LS138的输出表达式进行比较。设A=A2、

B=A1、C=A0

，则函数式变换为Y=ABC+ABC+C=ABC+ABC+ABC+ABC+ABC=m1+m3+m5+m6+m7=m1·m3·

m5

·m6

·m7Y=Y1·Y3·

Y5

·Y6

·Y7(4)画连线图为使译码器能正常工作应取STA＝1、STB＝STC＝0[例]试用译码器设计一个1位全加器。它能将两个二进制数及来自低位的进位数进行相加，并产生和数与进位数。解：(1)分析设计要求，列出真值表。设在第i位的两个二进制数相加。被加数为Ai，加数为Bi

，来自相邻低位的进位数为Ci-1。输出本位和数为Si，向相邻高位的进位数为Ci。由此可列出全加器的功能表。0111111001110101010011011001100110000000CiSiCi-1BiAi输出输入(2)根据真值表写出逻辑函数，并变换为与非-与非表达式。(3)将Si、Ci二式和74LS138的输出表达式进行比较。设Ai=A2、Bi=A1、Ci-1

=A0，因此，将函数式变换为Ci=m3·m5·m6·m7Si=m1·m2·m4·m7Ci=Y3·Y5·Y6·Y7Si=Y1·Y2·Y4·Y7(4)画连线图74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y774LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31STA1低3位码为两个译码器的共同输入端。A3A2A1A0低位片高位片[例]用两片74LS138

组成4线–

16

线译码器。16个译码输出端4位二进制码输入端A2A1A0A2A1A0A2A1A0STBA3STASTCSTCSTBE高位码A3与高位片STA端和低位片STB端相连，因此，A3=0

时低位片工作，A3=1

时高位片工作。

低位片

STA应接高电平1

。作4线–16线译码器使能端，低电平有效。2.二进制译码器的扩展74LS138组成的4线–

16线译码器工作原理

(1)A3=0

时，高位片不工作，低位片工作，输出为与输入0000~0111

对应的8个低电平输出信号Y0~Y7。

(2)A3=1

时，低位片不工作，高位片工作，输出为与输入1000~1111对应的

8

个低电平输出信号

Y8~

Y15。

E=1

时，两个译码器都不工作，输出Y0~Y15都为高电平1。

E=0时，译码器工作。EE74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STBSTAY0Y1Y2Y3Y4Y5Y6Y774LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0A31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTB知识拓展数据分配器

根据地址信号的要求，将一路输入的数据分配到指定输出通道上去的逻辑电路。Y0DY1Y2Y34

路数据分配器工作示意图A1A0多路输出10Y1=D一路输入D地址码输入数据分配器举例

用3线–8线译码器74LS138构成的8路数据分配器。A2~A0为地址信号输入端，Y0~Y7为数据输出端，三个使能STA、STB、STC中的任一个都可作数据D输入端。CT74LS138A2A1A0A0A1A21DSTCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7输出原码接法

如取STA=1、STC=0、STB=D，则输出为原码

D。CT74LS138A2A1A0A0A1A2DSTCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7输出反码接法

如取STB=STC=0、STA=D，则输出为反码

D。将输入的10组4位二-

十进制代码翻译成0~9十个对应信号输出的逻辑电路。4.5.2二－十进制译码器

Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A274LS42A3151413121110976543218421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。

10个译码输出端，低电平0有效。111111111111111111111111011111111111111011111111111100111111111111110111111111110101伪码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输出输入十进制数4线-10线译码器74LS42功能表0000000000000010001001000111100110101000101100000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪码0174139、74LS139、74AS139、74ALS13974F139、74HC(T)139、4556、4555(高电平有效)2线-4线译码器(输出低电平有效)型号名称74S138、74LS138、74AS138、74ALS13874F138、74HC(T)138、74AHC1383线-8线译码器(输出低电平有效)

常用集成译码器4线-16线译码器(输出低电平有效)2线-4线译码器(输出低电平有效，BCD)7442、74LS42、74HC(T)4274154、74HC(T)154、4515、4514(高电平有效)a数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefgaa数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefga010110014.5.3数码显示译码器

将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。输入BCD码输出驱动七段数码管显示相应数字显示译码器的电路结构和功能示意图一、七段数码显示器数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g的

电平控制是否发光。小数点，需要时才点亮。显示的数字形式DPgfedcb半导体数码显示器共阳极接法aCOMCOMR

共阳极接法数码显示器需要配用输出低电平有效的七段译码器。串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。共阳极VCC+5V（共8个）COMDPgfedcba半导体数码显示器共阴极接法

COM

共阴极接法数码显示器需要配用输出高电平有效的七段译码器。串接限流电阻（共8个）

a~g和DP为高电平时才能点亮相应发光段。共阴极R

VCC+5V主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每个字段工作电流约10mA。共阳极接法

共阴极接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V

RR共阳极共阴极VCC+5V二、七段显示译码器

74HC4511BIA3A2A1A0BIYgYfYeYdYcYbYaLTLELT131211109151462173458421BCD码输入端译码驱动输出端，高电平有效。灯测试端，低电平有效消隐输入端，低电平有效数据锁存端，高电平有效LE4线-七段译码器/驱动器74HC4511功能表81111111××××0不显示000000011111不显示000000001111不显示000000010111不显示000000000111不显示000000011011不显示0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001YgYfYeYdYcYbYaA0A1A2A3LT显示数字输出输入×1111111111111111BI×0000000000000000LELE由0到1时，由BCD码决定，锁存××××1不显示0000000××××1101×

74HC4511BIA3A2A1A0BIYgYfYeYdYcYbYaLTLELT13121110915146217345111111111111000000111111111111111111110000000000译码器工作100100011110011010100010110001001000000098765432101100111111111100001111111100110110111001101001111101101100001100111111输入8421BCD码agfbc伪码不显示不显示不显示不显示不显示不显示111101111011001111010101相应端口输出有效高电平1，显示相应数字。LE4线-七段译码器/驱动器74HC4511功能表81111111××××0不显示000000011111不显示000000001111不显示000000010111不显示000000000111不显示000000011011不显示0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001YgYfYeYdYcYbYaA0A1A2A3LT显示数字输出输入×1111111111111111BI×0000000000000000LELE由0到1时，由BCD码决定，锁存××××1不显示0000000××××1101×74HC4511BIA3A2A1A0BIYgYfYeYdYcYbYaLTLELT13121110915146217345111111111111000000111111111111111111110000000000译码器工作100100011110011010100010110001001000000011001111111111000011111111001101101110011010011111011011000011001111119876543210不显示不显示不显示不显示不显示不显示111101111011001111010101当LT=0时，数码管显示数字8，实现灯测试功能。当BI=0，LT=1时，数码管不显示，实现消隐功能。锁存功能LE74HC4511BIA3A2A1A0BIYgYfYeYdYcYbYaLTLELT13121110915146217345

4线-七段显示译码器74HC4511输出高电平1有效，用以驱动共阴LED数码显示器。该器件内部输出部分没有限流电阻，使用时，每个输出端都需要外接一个限流电阻。由于该译码器将数据锁存器、译码器和笔段显示驱动器集成在一块芯片上，因此它还具有数据锁存功能。如LE=0、BI=1、LT=1时，Ya~

Yg输出的高电平1随输入的8421BCD码不断变化，LED数码显示器显示的数字也随之不断翻动。当LE由0跃变为1时，则锁存器锁存LE由0变为1前一瞬间输入的8421BCD码。电路应用提示

图中要求译码器有较强的电流负载的能力。显示译码器与共阳接法数码显示器的连接图显示译码器与数字显示器的连接显示译码器74HC4511与共阴接法数码显示器的连接图

图中R为限流电阻，可在200~680Ω范围内取值。BCD-七段译码器(输出高电平有效)型号名称7448、74S48、74LS48、7449、74LS49(OC输出)74248、74LS248、74249、74LS249(OC输出)BCD-七段译码器(输出高电平有效)常用集成显示译码器74246(OC输出)、74247、74LS247(OC输出)、14547BCD-七段译码器(输出低电平有效)BCD-七段译码器(驱动液晶显示器)4055、4543、74HC4543、145434511、74HC4511(锁存输出)第4章组合逻辑电路4.6

数据选择器4.6.1数据选择器4.6.2数据选择器的应用数据选择器组合逻辑路功能分

数据选择器的输入信号个数N与地址码个数n的关系N=2n

。常用的有2选1、4选1、8选1和16选1等数据选择器。D0YD1D2D34

选

1

数据选择器工作示意图A1A0数据选择器—又称多路开关，它的功能和数据分配器正好相反，它是从输入的多路数据中选择其中一路输出的逻辑电路。多路输入一路输出地址码输入10Y=D1D1一、4选1数据选择器D1D2YD3STA1A04选1数据选择器D0二进制码使能端输入数据根据图写出逻辑表达式，并列出功能表。4.6.1数据选择器××11011×1×1001××××××10××YD3D2D1D0A0A1ST输出输入×10001××××01011×Y=(A1A0D0+A1A0D1+A1A0D2+A1A0D3)STST=1时，Y=0，数据选择器不工作ST=0时，数据选择器工作，其输出为Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3

一、4选1数据选择器74HC1531STA1A01D01D31D21D11ST1Y2Y双4选1数据选择器74HC153逻辑功能示意图2D02D32D22D12ST2ST16543151011121321479双4选1数据选择器两个数据选择器的公共地址输入端。数据选择器1的输出数据选择器1的数据输入端和使能输入端。数据选择器2的数据输入端和使能输入端。数据选择器2的输出内含两个功能相同的4选1数据选择器。11×××11000×××1101×1××0100×0××0101××1×1000××0×1001×××10000

×××00000××××××11Y1D31D21D11D0A0A11ST输出输入74HC153数据选择器功能表1D01D11D21D3使能端低电平有效11×××11000×××1101×1××0100×0××0101××1×1000××0×1001×××10000

×××00001D01D11D21D30××××××1数据选择器2的功能表和上表相同。

1ST=1

时，禁止数据选择器工作，输出1Y=0。

1ST=0

时，数据选择器工作。输出哪一路数据由地址码A1A0决定。74HC153数据选择器输出函数式1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D3

在数据D0~D3

都为1

时,数据选择器输出逻辑函数为输入地址变量的全部最小项的和。因此，数据选择器又称为最小项输出器。74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的逻辑功能示意图791011432151413121568路数据输入端地址信号输入端

互补输出端使能端，低电平有效二、8选1数据选择器

74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的逻辑功能示意图79101143215141312156

ST

=

0

时，数据选择器工作。选择哪一路信号输出由地址码决定。ST

=

1

时，数据选择器不工作8选1数据选择器74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入74LS151输出函数表达式Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+

A2A1A0D3+A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7)

ST

当ST=1

时，输出Y=0，数据选择器不工作，输入的数据和地址信号均不起作用。Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+

A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7

当ST=0

时，数据选择器工作，输出逻辑函数式为D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入

由数据选择器的输出逻辑表达式可看出：在输入数据全部为1时，输出Y为输入地址变量全体最小项的和；在输入数据全部为0时，输出Y为0。因此，当要求保留某个最小项时，相应数据取1；当要求去掉某个最小项时，相应数据取0。

在用数据选择器实现组合逻辑函数时，需将逻辑函数变换为标准与-或表达式，再和数据选择器的输出逻辑表达式进行比较，而后确定哪个最小项保留，哪个最小项去掉。74LS151输出函数表达式Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D71Y=A1A01D0+A1A01D1+A1A01D2+A1A01D374HC153输出函数表达式2Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3电路应用提示例如4选1数据选择器的输出Y=m0D0+m1D1+m2D2+m3D3。当D0=D1=D2=D3=1

时，Y=m0+m1+m2+m3。当D0=D1=D2=D3=0时，Y=0。

因此，当D0~D3为0、1

的不同组合时，Y可输出不同的最小项表达式。4.6.2数据选择器实现组合逻辑函数

由于数据选择器在输入数据全部为1

时，输出为地址输入变量全体最小项的和。而任何一个逻辑函数都可表示成最小项表达式，因此用数据选择器可实现任何单输出组合逻辑函数。

当逻辑函数的变量个数和数据选择器的地址变量个数相同时，可直接将逻辑函数输入变量有序接数据选择器的地址输入端。在数据选择器中，当要求去掉某个最小项时，相应数据取0；当要求保留某个最小项时，相应数据取1.

(1)选择数据选择器。由于逻辑函数Y中有A、B、C三个变量，所以，可选用8选1数据选择器74LS151。代数法求解解：

写出8选1数据选择器74HCT151的输出逻辑函数表达式Y´Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(3)比较

Y和

Y′两式中最小项的对应关系设A=A2，B=A1，C=A0则Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7[例]

试用数据选择器实现函数Y=AB+AC+BC

一、逻辑函数变量数和地址码变量数相同(2)

写出逻辑函数的标准与-或表达式。Y=AB+AC+BC=AB(C+C)+AC(B+B)+BC(A+A)

=ABC+ABC+ABC+ABC

为使Y=Y′，则D0=

D1=D2=D4=0D3=

D5

=D6

=D7=1ABCABCABCABC

74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1(4)画逻辑图D3D5D6D71即可得输出函数D2D0D1D4(2)列出逻辑函数

Y的真值表真值表法求解解：(1)写出逻辑函数的标准与-或逻辑表达式11111011110100011110001001000000YCBAY=ABC+ABC+ABC+ABC

=ABC·1

+ABC·1

+ABC

·1

+ABC

·1

(3)设逻辑函数

Y的真值表和数据选择器74LS151的功能表相等，且A=A2、B=A1、C=A0，则得D3=

D5=D6=D7

=1D0=

D1=D2=D4=0(4)画逻辑图真值表法求解与代数法所得图相同解：[例]试用双4选1数据选择器74HC153和非门构成一位全加器。设第i位的二进制数相加，则输入的被加数、加数和来自低位的进位数分别为Ai、Bi和Ci-1

，输出的本位和及向相邻高位的进位数为

Si和Ci，由此可列出全加器的真值表

。解：(1)分析设计要求，列出真值表1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入二、逻辑函数变量数多于地址码变量数逻辑函数变量数多于数据选择器的地址变量时，应分离出多余的变量用数据替代(2)根据真值表写输出逻辑函数表达式(3)

写出数据选择器14539的输出表达式(4)将全加器的输出逻辑函数式和14539的输出逻辑函数式进行比较。设Ai

=A1，Bi