集成电路设计流程及方法

第3章集成电路设计流程及方法

IC设计特点及设计信息描述典型设计流程典型的布图设计方法及可测性设计技术

设计的基本过程功能设计逻辑和电路设计版图设计集成电路设计的最终输出是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。设计与制备之间的接口：版图设计特点和设计信息描述

设计特点(与分立电路相比)

对设计正确性提出更为严格的要求测试问题版图设计：布局布线分层分级设计(Hierarchicaldesign)和模块化设计

高度复杂电路系统的要求什么是分层分级设计？将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。一般来说，级别越高，抽象程度越高；级别越低，细节越具体域：行为域：集成电路的功能结构域：集成电路的逻辑和电路组成物理域：集成电路掩膜版的几何特性和物理特性的具体实现层次：系统级、算法级、寄存器传输级(也称RTL级)、逻辑级与电路级从层次和域表示分层分级设计思想设计信息描述

分类内容语言描述(如VHDL语言、Verilog语言等)功能描述与逻辑描述功能设计功能图逻辑设计逻辑图电路设计电路图设计图版图设计符号式版图,版图举例：x=a’b+ab’；CMOS与非门；CMOS反相器原理图设计流程

理想的设计流程(自顶向下：TOP-DOWN）

系统功能设计，逻辑和电路设计，版图设计

硅编译器

siliconcompiler

(算法级、RTL级向下） 门阵列、标准单元阵列等逻辑和电路描述系统性能编译器系统性能指标性能和功能描述逻辑和电路编译器几何版图描述版图编译器制版及流片统一数据库典型的实际设计流程

需要较多的人工干预某些设计阶段无自动设计软件，通过模拟分析软件来完成设计各级设计需要验证

1、系统功能设计目标：实现系统功能，满足基本性能要求过程：功能块划分，RTL级描述，行为仿真

功能块划分

RTL级描述（RTL级VHDL、Verilog)

RTL级行为仿真：总体功能和时序是否正确功能块划分原则：功能块之间的连线尽可能地少；接口清晰；功能块规模合理，便于各个功能块各自独立设计；在功能块最大规模的选择时要考虑设计软件可处理的设计级别。2、逻辑和电路设计确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构，其输出一般是网表和逻辑图或电路图。过程：A.数字电路：RTL级描述

逻辑综合(Synopsys,Ambit)

逻辑网表

逻辑模拟与验证，时序分析和优化难以综合的：人工设计后进行原理图输入，再进行 逻辑模拟

电路实现（包括满足电路性能要求的电路结构和元件参数)：调用单元库完成；

没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库单元库：一组单元电路的集合

经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。元件门元胞宏单元（功能块）基于单元库的描述：层次描述单元库可由厂家提供，可由用户自行建立

B.模拟电路：尚无良好的综合软件

RTL级仿真通过后，根据经验进行电路设计

逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图

软件支持：逻辑综合、逻辑模拟、电路模拟、时序分析等软件(EDA软件系统中已集成)

电路模拟与验证原理图输入模拟单元库3.版图设计概念：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，

IC设计的最终输出。什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关版图设计过程：由底向上过程主要是布局布线过程布局：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指根据连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。布线：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。单元库中基本单元较小的功能块总体版图版图检查与验证布局布线布局布线较大的功能块布局布线布图规划人工版图设计典型过程人工版图设计典型过程

版图验证与检查

DRC：几何设计规则检查

ERC：电学规则检查

LVS：网表一致性检查

POSTSIM：后仿真（提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等)，产生测试向量软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证VDSM电路设计对设计流程的影响时序问题突出，互连延迟超过门延迟，逻辑设计用的互连延迟模型与实际互连延迟特性不一致，通过逻辑设计的时序在布局布线后不符合要求。在逻辑设计阶段加入物理设计的数据综合优化中的关键路径以SDF格式传给布图规划，初步的连线延迟再传给综合优化工具（以PDEF格式）布局后将更精确的互连信息通过FLOORPLANTOOL传给综合优化工具，进行布局迭代时延驱动布线，完成后进行延迟计算和时序分析，布线迭代VDSM电路设计对设计流程的影响

布图时面向互连，先布互连网，再布模块集成度提高：可重用（REUSE）模块

IP模块针对各IP模块和其他模块进行布图规划，如何对IP模块等已设计好的模块进行处理功耗问题，尤其高层次设计中考虑布图中寄生参数提取变成三维问题布图设计方法（布图风格划分）全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法设计方法选取的主要依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等最主要的：设计成本在芯片成本中所占比例芯片成本CT：小批量的产品：减小设计费用；大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积CD：设计开发费用；CP:每片硅片的工艺费用；V为生产数量；y为成品率，n为每个硅片上的芯片数目。

设计规则

IC设计与工艺制备之间的接口制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。全定制设计版图设计时采用人工设计，对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小设计周期长，设计成本高，适用于性能要求极高或批量很大的产品，模拟电路符号式版图设计：用一组事先定义好的符号来表示版图中不同层版之间的信息，通过自动转换程序转换举例：棍图：棍形符号、不同颜色不必考虑设计规则的要求；设计灵活性大符号间距不固定，进行版图压缩，减小芯片面积

专用集成电路（ASIC：Application-SpecificIntegratedCircuit）（相对通用电路而言）针对某一应用或某一客户的特殊要求设计的集成电路批量小、单片功能强：降低设计开发费用主要的ASIC设计方法：门阵列设计方法：半定制标准单元设计方法：定制掩膜版方法积木块设计方法：定制可编程逻辑器件设计方法门阵列设计方法（GA方法）

概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片，母片半定制技术。根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能。门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路不足：设计灵活性较低；门利用率低；芯片面积浪费标准单元设计方法（SC方法）

一种库单元设计方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。

标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证。

标准单元库主要包括与非门、或非门、触发器、锁存器、移位寄存器加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元模拟单元模块：振荡器、比较器等

同一功能的单元有几种不同的类型，视应用不同选择

积木块设计方法：BBL方法

（通用单元设计方法）布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道。BBL单元：较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可以用GA、SC、PLD或全定制方法设计。BBL方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化。布图算法发展中：通道不规则，连线端口在单元四周，位置不规则。可编程逻辑器件设计方法（PLD方法）概念：用户通过生产商提供的通用器件自行进行现场编程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路编程方式：现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多次擦除，易于系统和电路设计。掩膜编程：通过设计掩膜版图来实现所需的电路功能，但由于可编程逻辑器件的规则结构，设计及验证比较容易实现。PLA基本结构“与”矩阵“或”矩阵X1X2XnP1PmO1O2O3Op将“与”矩阵或“或”矩阵的格点上是否有晶体管作为选择，编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位置是规则的可编程阵列逻辑(PAL)

和通用阵列逻辑(GAL)PAL：固定或矩阵（八个输入端即可满足逻辑组合要求），可编与矩阵（输入项可增多）结构简化、工艺简单现场编程不同输出结构选用不同的PAL器件GAL：固定或矩阵浮栅工艺：控制栅上施加足够高的电压且漏端接地时，浮栅上将存储负电荷，当控制栅接地而漏端加适当的正电压时，浮栅将放电，实现了电编程；具有不挥发性，掉电后不用重新编程提高可编程速度和器件速度电擦写，可重复编程，不需要窗口式的封装输出逻辑单元有一些考虑：可编程可重新配置具有安全保护单元编程方式：现场编程PAL和GAL的器件密度较低，几百门近年来出现高密度可编程逻辑器件HDPLD、系统内编程逻辑器件IS-PLDLattice的pLSI1000,2000,3000系列，14000门

HDPLD：集总布线区（GRP：globalroutingpool）：用于内部逻辑连接四周通用逻辑块（GLB）、输出布线区（ORP：GLB输出与管脚之间互连）输入总线IB

可实现高速控制器等，DSP、数据加密等子系统现场可编程门阵列(FPGA)

（逻辑单元阵列）集成度高，使用灵活，引脚数多(可多达100多条)，可以实现更为复杂的逻辑功能不是与或结构，以可配置逻辑功能块（configurablelogicblock）排成阵列，功能块间为互连区，输入/输出功能块IOB可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵

CLB、IOB的配置及内连编程通过存储器单元阵列实现现场编程XILINX：用SRAM存储内容控制互连：允许修改配置程序——

存储器单元阵列中各单元状态——

控制CLB的可选配置端、多路选择端

控制IOB的可选配置端

控制通导晶体管的状态和开关矩阵的连接关系ACTEL：可熔通的点，不可逆，易于保密适用：200块以下的原型设计PLD和FPGA设计方法的特点现场编程：

功能、逻辑设计网表编程文件

PLD器件掩膜编程：PLA版图自动生成系统，可以从网表直接得到掩膜版图设计周期短，设计效率高，有些可多次擦除，适合新产品开发编程软件硬件编程器FPGA的转换FPGA转换到门阵列，降低价钱

网表转换，用布局布线后提出的网表及库单元映射时序一致性门阵列芯片的可测性（FPGA母片经过厂家严格测试）管脚的兼容性多片FPGA向单片门阵列转换布图方法的比较

A:全定制法，B:符号法C:标准单元法D:积木块法，E:门阵列法，F:掩膜编程PLA法G:现场编程PLA法H:FPGA法I:激光扫描阵列J:硅编译法兼容设计方法不同的设计方法有各自的优势，如果把它们优化组合起来，则有望设计出性能良好的电路。以微处理器为例数据逻辑：位片式或阵列结构网络，图形重复多：BBL方法，ALU、移位器、寄存器等作为单元进行人工全定制设计随机控制逻辑：差别较大，SC或PLA方法实现存储器：ROM或RAM实现兼容设计过程数据逻辑、控制逻辑、存储器管理、外部总线控制及时钟等顶层功能块及相应子功能块可测性设计技术

什么是集成电路测试？对制造出的电路进行功能和性能检测，检测并定位出电路的故障，用尽可能短的时间挑选出合格芯片。集成电路测试的特殊性什么是可测性设计？在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求可控制：从输入端将芯片内部逻辑电路置于指定状态可观察：直接或间接地从外部观察内部电路的状态结构式测试技术

扫描途径测试概念：将时序元件和组合电路隔离开，解决时序电路测试困难的问题。