无线通信系统-FFT与信道译码VLSI设计 课件 第7章 无人机通信系统VLSI设计

第7章无人机通信系统VLSI设计7.1数字前端方案设计7.2直接频率合成器VLSI结构设计7.3数字信道化接收单元VLSI结构设7.4伪码并行捕获单元VLSI结构设计7.5信道均衡单元VLSI结构设计本章小结

图7.1(a)描述了本章考虑的无人机通信场景，其中地面控制站通过通信链路与m架无人机进行低速指令交换和高速数据传输。指令交换链路采用双向扩频通信体制，每架无人机配置了独立的扩频码序列，地面控制站通过码分多址的方式同时向多架无人机发送指令，或接收多架无人机同时下行的遥控数据。高速数据传输链路为无人机到地面控制站的单向链路，采用OFDM多载波传输体制，用于下传无人机获取的图像等数据，不同无人机的下行数传信号通过频分多址的方式同时传向地面控制站。图7.1(b)给出了无人机与地面控制站的通信收发端框图。

图7.1无人机通信场景及收发端框图

图7.1无人机通信场景及收发端框图

7.1数字前端方案设计

对于地面接收设备得到的IQ基带数字信号，其频谱如图7.2所示。接收信号频带宽度为BW，分布范围为[-BW/2,BW/2]。模数转换芯片以采样频率为fs对信号进行

倍过采样，即

。在宽度为BW的信号频带内无人机下行链路的所占的全部带宽为BW1，在信号频带内占用的频率范围为

；无人机下行测控所占的频带为BW2

，在信号频带内占用的频率范围为

。

图7.2接收信号基带频谱划分示意图

7.1.1信号分离装置

其中“*”表示卷积运算。滤除下行测控信号后，在[-fs/2,fs/2]的频带范围内只有下行数传信号，因此可以对y0(n)进行1/2抽取得到

基于上述信号分离方法设计的数字前端信号分离装置如图7.3所示，整个装置分为输入加权部分、滤波部分及后处理部分，下面对工作流程进行介绍。图7.3数字前端信号分离装置

7.1.2残余频偏纠正装置

信号分离模块的输出数传与下行测控信号的采样频率均变为BW/2，不过还存在着残余频偏，需要通过数字频谱搬移装置将通信和下行测控信号的频偏消除，然后再将信号送到相应的模块处理。具体而言，下行数传频带的中心频率为f0，经信号分离模块处理后，信号的残余频偏为MHz，其中fc为图7.2中整个信号频带的中心频率。因此通过计算

即可消除下行数传信号中的残余频偏。类似地，下行测控频带的中心频率为f1，经信号分离模块处理后，信号的残余频偏为MHz，通过计算

即可消除下行数传信号中的残余频偏。

因此，消除数传与测控信号中的残余频偏，实现数字频谱搬移的硬件结构结构如图7.4所示，该装置主要用于计算

。

图7.4残余频偏纠正装置

7.1.3信号功率控制方案

不论数传链路的频分多址方案来支持多架无人机数据的同时回传，还是测控链路的码分多址来实现多架无人机的同时测控，都需要无人机对下行测控信号与导航信号的功率进行适当控制，保证在不同空域位置上发出的信号到达地面接收端时，具有大致相当的功率谱密度。这样信号经过低噪声放大器时，不会出现强信号对弱信号放大倍数的抑制问题，保证不同的链路具有相近的通信效果。由于地面接收设备的位置通常固定且已知，无人机可以通过计算自身相对于地面接收设备的通信仰角

，来控制通信信号的等效全向辐射功率（EffectiveIsotropicRadiatedPower，ERIP）。

首先，当无人机飞行高度为h（单位为km）、仰角为a（单位为度）时，与地面设备的通信距离可以表示为：

这里km表示地球半径。按照自由空间传播损耗模型，距离d对应的信号传播衰减为：

图7.5信号功率随通信仰角控制方案

7.2直接数字频率合成器VLSI结构设计

直接数字频率合成器（DirectDigitalFrequencySynthesizer，DDFS）是一种基础的信号产生模块，用于在数字电路中按照设定频率产生离散余弦和正弦信号，是数字上变频/下变频器和核心组成部分，在认知无线电、射频直接采样收发机等新体制通信系统中有着广泛应用。DDFS受工作时钟fc1k驱动，基本操作是根据设定的信号频率f来调整相位步进Cf，使相位累加值在每个时钟周期以Cf为单位累加，同时在每个时钟周期根据当前相位累加值读取预先存储的正（余）弦数值并输出。

由于相位累加值线性递增，将每个时钟周期的输出数据连在一起，便构成了给定频率的正弦和余弦信号的离散采样。相位步进Cf也被称为频率控制字，当相位累加值数据位宽为λ比特时，频率f对应的频率控制字Cf表示为

综合以上讨论，可以看到为提升DDFS的频率产生精度，需要增加相位累加值数据位宽

，但这也会导致DDFS的存储开销呈指数级上升。因此，在不影响DDFS频率产生的精度的前提下，降低DDFS的数据存储开销，是DDFS方案设计和实现的关键问题。目前，DDFS中的数据存储主要有以下几种方式：

随着数字集成电路工作频率的不断提升和接收频带范围的持续扩展，在主流通信系统中，DDFS的工作频率通常在100MHz以上。另一方面，为了保证数字下变频信号的正确性，DDFS的频率分辨率往往需要小于1Hz，这样产生的正余弦信号精度才能达到Hz量级。这样一来，相位累加字的位宽

需要大于27比特。在这种情况下，目前技术方案的不足之处主要表现在：

（1）不论是直接

和

的全部2λ个数值，还是利用正余弦对称性与对偶性，存储

范围内的2λ-3个数值，在相位累加器数据位宽λ较大时，都需要消耗大量的存储资源。

（2）尽管通过数据差分可以显著降低数据存储位宽，但随着频率控制字Cf的变化，需要同时读取多组差分数据来恢复出实际的正弦或余弦数值，这使得存储器的工作时钟远高于DDFS的工作时钟，增加系统功耗，并且数据恢复方式复杂，实现难度大。

7.2.1直接数字频率合成器存储缩减方案

假设所设计的DDFS工作时钟fc1k，相位累加器位宽为λ比特，因而频率分辨率为fc1k/2λHz。输出正余弦信号的幅度分辨率为μ+2比特，表示将幅度区间为[-1,1]的正余弦信号放大到[-2μ,2μ]。需产生的正余弦信号初始相位为

，频率控制字为Cf，则相位累加器在每个时钟周期的输出为：

图7.6利用相位累加值产生正余弦值的流程

7.2.2直接数字频率合成器VLSI实现结构

DDFS的VLSI顶层实现结构如图7.7所示。首先，在工作时钟fc1k驱动下，按照频率控制字Cf为步进累加的相位累加值ϕ送入压缩相位累加值计算单元。压缩相位累加值计算单元根据表1求解压缩相位累加值ϕʹ，并输出以下数据：

1）位宽为λ-2比特的压缩相位累加值ϕʹ，取值为

范围内的整数；

（2）位宽为3比特的ϕ所在区间指示，记作q2q1q0

。若q2q1q0在十进制下的数值为Q，则表示ϕ位于表1第Q+1行的区间。

图7.7DDFS的VLSI实现结构顶层框图

用于产生

数值的逻辑判断电路结构如图7.8所示。

图7.9正余弦数据变换单元硬件结构

7.2.3直接数字频率合成器实现实例

图7.10对应的余弦和正弦查找表数据

的取值随

的变化如图7.11所示。当

从0增加到65535时，

从0增加到25。相应地，

的取值如表7.2所示。

7.3数字信道化接收单元VLSI结构设计

数字信道化接收的目的就是从接收机的宽带采样数据中，对不同频点的有用信号进行同时数字滤波、频谱搬移以及降采样，使每一种有用信号都能以合适的采样率无干扰地送入后续的信号处理单元进行分析与处理。根据数字信道化接收的基本原理，数字信道化接收机首先将接收信号的频带BW划分为N个子信道，每个子信道的带宽为BW/N。然后设计通带截止频率为BW/2N的原型低通滤波器，对每一个子信道分别进行滤波。如果某个有用信号位于该子信道内，经滤波后该信号便与接收频带BW内的其他信号分离。

进而对滤除的有用信号进行抽取，使其采样率降低至满足信号处理要求的合适速率。可以发现在这一过程中，每一个子信道都需要配备一个原型滤波器，而滤波结果的抽取又使得滤波器进行了大量的“无效”计算。为了解决这一问题，人们提出了基于多相滤波的数字信道化接收方案。该方案的特点为：

（1）由“先滤波再抽取”变为“先抽取再滤波”，数据抽取放在滤波运算之前进行，保证滤波器输出数据均为有效计算结果；

（2）原型滤波器被分解为N个多相滤波器，每个多相滤波器的阶数仅为原型滤波器阶数的1/N，N路多相滤波器的滤波结果经过IFFT运算综合后，能够等效实现对N路子信道按照原型滤波器的并行滤波。

多相滤波信道化接收装置的提出，极大降低了数字信道化接收的复杂度，是目前主流数字信道化接收机最常用的解决方案。而随着接收机带宽的不断提升，以及接收带宽内信号数量的不断增多，多相滤波数字信道化接收装置需要子信道提升子信道个数N来满足应用需求。但这也引发了以下问题：

一是原型滤波器阶数过高的问题。

二是IFFT全并行计算复杂度过高的问题。

7.3.1数字信道化接收单元顶层架构

所设计的数字信道化接收单元如图7.12所示。图7.12数字信道化接收单元顶层架构图

在对底层VLSI实现结构进行展开说明之前，首先对数字信道化接收装置的工作原理进行介绍。具体而言，采样带宽为BW的原始输入数据首先经过输入排序后送入M通道数字信道化迭代处理单元，经过处理后信号频带被等间隔分为带宽为BW/M的M个子信道。接着将原始输入数据对应的M路信道化结果反馈至输入排序单元，由数据排序单元进行次序变换后，再一次送入数字信道化迭代处理单元进行处理，使得每个带宽为BW/M的子信道进一步被划分为M份，这样子信道数量增加至M2，相应地每个子信道带宽缩减至BW/M2。

通道个数M的选择主要考虑待分离信号的带宽特点，保证BW/M2不小于多个待分离信号的最大带宽，这样信道化接收处理不会引发信号失真。图7.13以数字信道化迭代处理单元通道数M=4为例，对数字信道化接收装置的工作原理进行了说明，此时该装置可以对最多M2=16个信号进行分离。

图7.13数字信道化接收单元工作原理（设数字信道化迭代处理单元通道数M=4

）

7.3.2输入排序单元设计

输入排序单元的硬件架构如图7.14所示，其工作时钟为2BW/M。在输入排序单元内部，原始输入数据送入包含M-1个延迟单元的串行延迟器，每个延迟单元的输出，连同原始输入组成了M个并行支路。接着对M个并行支路的数据同时进行1/M

抽取，将抽取后的数据作为M通道数字信道化迭代处理单元的输入。用

表示原始输入数据，经过上述操作后，输入数据重新排列为

在速率为2BW/M的工作时钟驱动下，利用原始输入数据送入数字信道化迭代处理单元时空闲的时钟周期，将数据矩阵的各列送入数字信道化迭代处理单元进行二次处理。两组数据流的合路通过控制输入排序单元中的数据选择器MUX来实现。输入数据排序单元的时序也在图7.14中进行了描述，通过这种方式实现了对信道化接收装置中算术运算单元的复用。

图7.14输入排序单元硬件架构及数据时序

下面我们重点介绍反馈数据重排模块的VLSI实现结构。如上所述，反馈数据重排模块用于实现M×M数据矩阵的转置。图7.15以M=8为例描述了反馈数据重排模块的硬件架构。

图7.15反馈数据重排模块的VLSI实现结构

7.3.3数字信道化迭代处理单元设计

图7.16数字信道化迭代处理单元及其内嵌滤波器硬件结构

7.3.4输出分离单元设计

输出分离单元用于从数字信道化迭代处理单元的输出数据中分离出反馈数据和有效输出数据，并通过异步FIFO实现输出数据的速率调整，其硬件结构如图7.17所示。

图7.17输出分离单元硬件结构框图

总结起来，相比于传统的数字信道化接收方案，所提出的信道化接收VLSI实现结构具有以下两方面优势：

一是显著降低了原型滤波器阶数，从而降低了数字信道化接收装置中乘法器的开销。所提出的信道化接收装置可提供

路信道化输出，而其原型低通滤波器的通带截止频率为

。在相同条件下，传统数字信道化接收装置的原型滤波器通带截止频率应为

。

二是除由于原型滤波器阶数下降带来的乘法器资源开销降低外，在所提出的数字信道化接收装置中，数字信道化迭代处理单元的IFFT计算模块只需完成M点全并行运算。而在传统信道化接收装置中，要实现M2路信道化输出，IFFT计算模块要实现M2点全并行运算。显然所提出的信道化接收装置具有更低的硬件复杂度。

图7.18不同参数配置下的原型滤波器阶数对比

图7.18不同参数配置下的原型滤波器阶数对比

图7.18不同参数配置下的原型滤波器阶数对比

图7.18不同参数配置下的原型滤波器阶数对比

7.4伪码并行捕获单元VLSI结构设计

本节将利用第二章的流水线FFT计算结构、第三章基于单口随机存储器的FFT计算结构，设计一种新型伪码并行捕获结构。其核心思想在于，接收扩频信号与本地伪码的互相关运算结果为能量集中的相关峰，具有显著的时域稀疏性。那么，通过对互相关序列对应的频域序列进行混合降采样，能够以较低的计算代价快速估计出相关峰的位置，而不必计算所有的互相关结果。进一步通过硬件结构的优化设计，本节提出的伪码快速捕获装置能够以低硬件开销实现对码相位和载波频率的二维并行搜索，显著缩短伪码捕获时间，其顶层架构如图7.19所示，具体处理流程为：

a.下变频的复基带数据首先进行N点FFT运算，输出的频域数据送入数据缓存单元进行存储；

b.待FFT运算结果全部缓存完毕后，数据读取单元同时读取伪码频谱存储单元、数据缓存单元、加权系数存储单元的数据至数据处理单元进行处理，该过程即为频域混合降采样过程；

c.对输出处理单元提供的混合降采样数据进行IFFT运算，得到等效时域序列；

d.基于等效时域序列进行码相位与多普勒估计，根据估计结果调整数据读取单元的地址产生方式，重新读取数据并得到新的等效时域序列，通过多次迭代提升码相位与多普勒估计精度。

图7.19频域混合降采样联合并行捕获装置示意图

7.4.1数据缓存单元及参数存储单元设计

数据缓存单元由两组存储阵列、地址生成模块、数据差分模块以及数据恢复模块构成。每组存储阵列在

个时钟周期内设定为“数据缓存”模式，用于接收FFT计算单元连续输出的N个计算结果及相关变量；进而在接下来的

个时钟周期为“数据使用”模式，接收读地址产生器产生的读地址为后续单元提供待处理数据。两组存储阵列以乒乓策略进行控制，保证始终处于不同工作模式下，实现对FFT新计算结果缓存与对原结果处理的并行执行。

图7.20所示的数据缓存单元包含的其他模块为：地址生成模块在FFT计算单元输出使能的驱动下，产生存储阵列的读/写地址和控制信号；数据差分模块用于计算差分结果；数据恢复模块利用存储阵列的p路并行输出数据，将基准存储器的读取结果叠加不同的差分数据，获得p个频谱数值作为数据处理单元的输入。上述模块均以高速时钟

工作，时钟倍频数为

。

图7.20数据缓存单元顶层结构图

图7.21地址生成模块中信号产生电路结构

7.4.2数据读取单元设计

图7.22数据读取单元电路结构

7.4.3数据处理单元设计

图7.23数据处理单元电路结构

7.4.4短点数IFFT计算单元设计

为以较低资源开销实现对

个序列的

点IFFT同时计算，可基于第三章介绍的基于单口随机存储器的FFT计算结构，并适应性地进行如下改进：

（1）将输入并行度与输出并行度均设置为1；

（2）将计算单元的数据量扩展为p个，每个计算单元执行的计算并行度为pc；

（3）将每p个连续输入数据看成一个“超长数据”，整体存入同一物理地址，并且在FFT运算执行过程中，同一物理地址的数据被同时读出，分配到p个计算单元分别进行计算，相应计算结果重新组成“超长数据”，利用相应的写地址回写回单口随机存储器；

（4）用于进行数据调整的电路，运算时序不变，但每个数据寄存器容量扩大p倍，满足“超长数据”的整体缓存要求；

（5）读取计算结果时，每次从单口随机存储器中读出一个“超长数据”，待其中包含的p个数据依次输出后再读取下一个“超长数据”；

这样一来，p个序列的B点IFFT计算结果仍按时间交织方式排列。实际上，上述方案相当于将p个独立的FFT处理器合并为1个，其中数据读写控制单元与旋转因子生成单元实现了共用，因而在第三章优化设计的基础上，进一步降低了硬件资源开销。

7.4.5码相位与多普勒估计单元设计

IFFT计算单元的串行输出数据取模平方并进行1路至p路的串并转换，完成数据的时间解交织。每条支路的峰值表示固定多普勒频率并遍历所有码相位取值的条件下，接收序列与本地序列所能达到的最大互相关值，该结果与参数τ无关。进一步，p条支路最大峰值对应的多普勒频率为当前搜索范围下的最优多普勒估计。

图7.24码相位与多普勒估计单元电路结构

为了评估上述伪码捕获VLSI设计方案的可用性，首先在高斯白噪声信道下，对所提捕获算法与基于FFT的传统捕获算法进行性能比较。这里假设伪码序列采用Nc=1023的m序列，码速率为1.023Mbps，接收多普勒设定为fd=15KHz，接收机过采样倍数a=2。因而FFT长度N=2048，所提方案中IFFT长度B分别取8、16、32和64进行性能对比。从图7.25可以看出，本节所提伪码捕获方案随着IFFT长度

的增加将逐渐改善捕获性能，当B=64时，其捕获性能已经与基于FFT的传统方案接近，在相同捕获概率下信噪比差值小于1dB。

进一步令fd=0并保持其他仿真条件不变，研究在不同信噪比下，所提伪码捕获方案确定码相位所需的迭代次数Q的平均值。图7.26的结果表明，提升信号信噪比或增加IFFT长度B有助于减小迭代次数，缩短码相位确定时间。特别在捕获概率高于0.9，即链路状态较好时，迭代次数可以减小到10次以下。

图7.25同参数配置下所提伪码捕获方案与传统方案性能对比

图7.26不同信噪比下基于SFT的伪码捕获方案确定码相位所需迭代次数

图7.27不同搜索并行度下各伪码捕获装置所需的硬件资源比较

7.5信道均衡单元VLSI结构设计

基于梳状导频的信道估计与均衡方案首先的利用分布在信号带宽内的离散导频估计出导频位置的频域信道响应，进而通过以下方式估计出全频域信道响应：

（1）方案一：插值法，通过多项式内插或设计合适的低通滤波器作为内插滤波器，基于导频位置的信道响应估计出频域其他位置的信道响应。

（2）方案二：FFT变换法，首先利用导频位置的频域信道响应，通过IFFT运算估计出无线信道的时域冲激响应，接着再对时域冲激响应做FFT变换，从而确定出频域其他位置的信道响应。

最后利用全频域信道响应完成数据均衡。相比于插值法，FFT变换法能够降低噪声对信道估计性能的影响，同时避免插值法带来的信道响应相位不连续的问题，因而具有更好的信道均衡效果。然而，由于涉及到IFFT和FFT运算，FFT变换法的计算复杂度和处理时延远高于插值法。具体而言，假设OFDM信号包含有N个子载波和p个导频符号，那么：

（1）在计算复杂度方面，需要完成一次

点IFFT运算和一次

点FFT运算，当OFDM子载波数

较大时计算复杂度将明显提升；

（2）在计算时延方面，从OFDM信号的第一个有效数据输入均衡器到最后一个计算结果输出均衡器，时延约为4N+2p个时钟周期，超过了一个OFDM信号持续时间的4倍。

7.5.1导频符号排列方式设计

图7.28导频符号、数据符号与保护符号的排列方式

图7.29梳状导频不同插入方式下的信道均衡效果

7.5.2信道均衡单元顶层VLSI结构设计

针对上一节设计的梳状导频结构，其对应的信道均衡装置如图7.30所示。该装置接收FFT解调并且去循环前缀的自然序数据，经过处理将每个OFDM信号内S个数据符号的信道均衡结果连续输出，数据输入与输出时序在图7.31中进行了具体描述。

由于输入数据已经去除了循环前缀并执行了N点FFT解调，故在N个时钟周期的有效数据输入后，存在Ncp个时钟周期的空闲时钟周期。经过一定的群延迟，信道均衡单元以串行方式输出计算结果，其中N个子载波内包含的S数据符号，相应的均衡结果在N+Ncp-S个时钟周期内连续输出，紧接着在

个时钟周期