全加器逻辑功能55课件

全加器逻辑功能主讲人：权春锋加法是逻辑运算中最常用的运算操作，而加法器是数字电路系统中非常重要的部件，加法器常常会是限制处理器运算速度的一个重要因素。对于最简单的一位加法器，可以分为全加器（FA）和半加器（HA）。而一位加法器是构成多位加法器的基本电路单元。下面先来了解全加器的相关内容。全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。右图为全加器符号，其中A和B为输入，Ci是进位输入，S为”和输出“，Co是“进位输出”。可以看出决定全加器输出S和Co的输入不仅与A和B有关，也和Ci有关系。什么是全加器？一位全加器的表达式和真值表如下所示。(表达式：Si=Ai⊕Bi⊕Ci-1)表达式、真值表输入输出Ci-1AiBiSiCi0000000110010100110110010101011100111111全加器的工作原理：首先加法器是实现数学运算中求和的目的的，上表可以看出，因为A,B，Ci-1三个加数的不同组合会有8种结果，那就是：（1）A=0，B=0，Ci-1=0，此时求和以后，S=0，没有进位，因此Co=0.（2）A=0，B=1，Ci-1=0，此时求和以后，S=1），输出没有进位，因此Co=0.（3）A=1，B=0，Ci-1=0，此时求和以后，S=1，输出没有进位，因此Co=0.（4）A=1，B=1，Ci-1=0，此时求和以后，S=0，输出有进位，因此Co=1.（5）A=0，B=0，Ci-1=1，此时求和以后，S=1（输入进位Ci-1导致），输出没有进位，因此Co=0.（6）A=0，B=1，Ci-1=1，此时求和以后，S=0，输出有进位，因此Co=1.（7）A=1，B=0，Ci-1=1，此时求和以后，S=0，输出有进位，因此Co=1.（8）A=1，B=1，Ci-1=1，此时求和以后，S=1，输出有进位，因此Co=1.4位超前进位加法器74283逻辑图(1)进位输出信号仅需要一级反向器和一级与或非门的传输延迟时间；(2)运算速度的缩短是以增加电路的复杂程度为代价换取的；(3)当加法器的位数增加时，电路的复杂程度也随之急剧上升。4位超前进位全加器74LS283的逻辑符号：303030

PQ

CICOmoduleFA_struct(A,B,Cin,Sum,Count);inputA;inputB;inputCin;outputSum;outputCount;wireS1,T1,T2,T3;//--statements--//xorx1(S1,A,B);xorx2(Sum,S1,Cin);andA1(T3,A,B);andA2(T2,B,Cin);andA3(T1,A,Cin);orO1(Count,T1,T2,T3);endmodule该实例显示了一个全加器由两个异或门、三个与门、一个或门构成(或者可以理解为两个半加器与一个或门的组合)。S1、T1、T2、T3则是门与门之间的连线。代码显示了用纯结构的建模方式，其中xor、and、or是VerilogHDL内置的门器件。以xorx1(S1,A,B)该例化语句为例:xor表明调用一个内置的异或门，器件名称xor，代码实例化名x1(类似原理图输入方式)。括号内的S1，A，B表明该器件管脚的实际连接线(信号)的名称，其中A、B是输入，S1是输出。结构化描述方式(Verilog)`timescale1ns/100psmoduleFA_flow(A,B,Cin,Sum,Count);inputA,B,Cin;outputSum,Count;wireS1,T1,T2,T3;assign#2S1=A^B;assign#2Sum=S1^Cin;assign#2T3=A&B;assign#2T1=A&Cin;assign#2T2=B&Cin;assign#2Count=T1|T2|T3;endmodule

注意在各assign语句之间，是并行执行的，即各语句的执行与语句之间的顺序无关。如上，当A有个变化时，S1、T3、T1将同时变化，S1的变化又会造成Sum的变化。数据流描述方式moduleFA_behav(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regSum,Cout;regT1,T2,T3;always@(AorBorCin)beginSum=(A^B)^Cin;T1=A&Cin;T2=B&Cin;T3=A&B;Cout=(T1|T2)|T3;endendmodule行为描述方式libraryieee;useieee.std_logic_1164.all;Entityfull_addisport(a,b,c:instd_logic;sum,count:outstd_logic);endentityfull_add;architectureartoffull_addisbeginprocess(a,b,c)isbeginif(a='0'andb='0'andc='0')thensum<='0';count<='0';elsif(a='1'andb='0'andc='0')thensum<='1';count<='0';elsif(a='0'andb='1'andc='0')thensum<='1';count<='0';elsif(a='1'andb='1'andc='0')thensum<='0';count<='1';elsif(a='0'andb='0'andc='1')thensum<='1';count<='0';elsif(a='1'andb='0'andc='1')thensum<='0';cou