CN120216439A 一种时钟和数据驱动电路

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN120216439A(71)申请人中科亿海微电子科技(苏州)有限公司地址215127江苏省苏州市吴中区甪直镇长虹北路169号吴淞江商务区A幢2层(74)专利代理机构苏州石金知识产权代理事务一种时钟和数据驱动电路本发明提供一种时钟和数据驱动电路，包括比较器、时钟驱动电路和数据驱动电路构成的环路，比较器根据参考电压稳定环路工作电压；时钟驱动电路用于将时钟输入信号转换为时钟输出信号并发送；数据驱动电路包括驱动使能信号传输管、第二开关和数据驱动单元，用于在驱使能信号的控制下启动，将数据输入信号转换为数据输出信号并发送；还包括预通功率管，可在时钟驱动电路启动后打开，用于将第二开关的栅极电压提升至环路工作电压；还包括延时模块，可使差分数据输入信号延时，直至第二开关打开后再传输至数据驱动单元。本方案通过预通功率管vrefpo-Lwn0-snn6克vpeRI幸21.一种时钟和数据驱动电路，其特征在于，包括比较器、时钟驱动电路和数据驱动电所述比较器、所述时钟驱动电路以及所述数据驱动电路构成环路，用于根据参考电压稳定环路工作电压；所述时钟驱动电路用于将差分时钟输入信号转换为差分时钟输出信号并发送；所述数据驱动电路包括依次耦接的驱动使能信号传输管、第二开关和数据驱动单元，所述数据驱动电路用于在驱使能信号的控制下启动，将差分数据输入信号转换为差分数据输出信号并发送；所述数据驱动电路还包括预通功率管，所述预通功率管在所述时钟驱动电路启动后打开，用于将所述第二开关的栅极电压提升至所述环路工作电压；所述数据驱动电路还包括延时模块，所述延时模块可使所述差分数据输入信号延时，直至所述第二开关打开后再传输至所述数据驱动单元。2.根据权利要求1所述的一种时钟和数据驱动电路，其特征在于，所述驱动使能信号传输管是由一个N沟道晶体管和一个P沟道晶体管并联形成；所述驱动使能信号包括正相驱动使能信号和反相驱动使能信号，所述驱动使能信号传输管的两个栅极分别用于接收所述正相驱动使能信号和所述反相驱动使能信号之一，所述驱动使能信号传输管的输入端耦接至所述比较器的输出端，所述驱动使能信号传输管的输出端耦接至所述第二开关的栅极。3.根据权利要求2所述的一种时钟和数据驱动电路，其特征在于，所述数据驱动电路还包括第一补偿电容，所述第一补偿电容的第一端耦接所述第二开关的栅极，所述第一补偿电容的第二端接入所述正相驱动使能信号。4.根据权利要求2所述的一种时钟和数据驱动电路，其特征在于，所述数据驱动电路还包括第二补偿电容，所述第二补偿电容的第一端耦接所述驱动使能信号传输管的输入端，所述第二补偿电容的第二端接入所述正相驱动使能信号。5.根据权利要求2所述的一种时钟和数据驱动电路，其特征在于，所述时钟驱动电路包括耦接的第一开关和时钟驱动单元；所述第一开关的输入端耦接至电压源，所述第一开关的输出端耦接至所述时钟驱动电路的一端，所述时钟驱动电路的另一端接地。6.根据权利要求5所述的一种时钟和数据驱动电路，其特征在于，所述预通功率管的栅极接入所述反相驱动使能信号，所述预通功率管的输入端耦接至所述第一开关的漏极，所述预通功率管的输出端耦接至第二开关的栅极。7.根据权利要求2所述的一种时钟和数据驱动电路，其特征在于，还包括I0模块，所述IO模块包括用于接收所述正相驱动使能信号的接收端口；所述I0模块在所述正相驱动使能信号的控制下开启，产生所述差分数据输入信号并提供至所述数据驱动单元。8.根据权利要求7所述的一种时钟和数据驱动电路，其特征在于，所述延时模块设置于所述接收端口前，用于将所述正相驱动使能信号延时后输入所述接收端口，以在所述第二开关打开后开启所述I0模块，产生所述差分数据输入信号并提供至所述数据驱动单元；所述延时模块的延时时间是可调的。39.根据权利要求5所述的一种时钟和数据驱动电路，其特征在于，所述比较器为运算放大器，所述运算放大器的第一输入端用于输入所述参考电压，所述运算放大器的第二输入端用于输入所述环路工作电压，所述运算放大器的输出端分别耦接至所述第一开关的栅极和所述驱动使能信号传输管的输入端；所述环路工作电压为所述第一开关和所述时钟驱动单元的连接点以及所述第二开关和所述数据驱动单元的连接点处的电压。10.根据权利要求1所述的一种时钟和数据驱动电路，其特征在于，所述数据驱动电路还包括稳压电容，所述稳压电容的第一端耦接至所述第二开关的输出端，所述稳压电容的第二端接地。4一种时钟和数据驱动电路技术领域[0001]本申请涉及电路技术领域，特别涉及一种时钟和数据驱动电路。背景技术[0002]时钟信号在数字系统中至关重要，时钟信号为数据传输提供精确的时间基准，用于同步各个组件的工作，确保数据传输发送和接收的时序正确。[0003]在现有的各种传输接口中，需要采用时钟驱动电路和数据驱动电路实现时钟信号和数据信号的产生和发送。以MIPI接口(MobileIndustryProcessorInterface,移动产业处理器接口)为例，作为一个为移动应用处理器制定的开放标准和规范，是目前主流的高速图像传输方式。在进行数据传输时，需要通过时钟驱动电路和数据驱动电路，将输入的差分信号转换为对应的信号发出。然而，从时序上，要求先启动时钟驱动电路，然后再启动数据驱动电路，在启动数据驱动电路时，由于开关单元难以瞬时启动，可能会拉动时钟驱动电路的电压，进而影响到钟驱动电路的稳定性。[0004]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。发明内容[0005]本发明的目的在于提供一种时钟和数据驱动电路，以提高电路切换速度，减少转[0006]为了解决上述问题，以下提供一种时钟和数据驱动电路，包括比较器、时钟驱动电路和数据驱动电路；所述比较器、所述时钟驱动电路以及所述数据驱动电路构成环路，用于根据参考电压稳定环路工作电压；所述时钟驱动电路用于将差分时钟输入信号转换为差分时钟输出信号并发送；所述数据驱动电路包括依次耦接的驱动使能信号传输管、第二开关和数据驱动单元，所述数据驱动电路用于在驱使能信号的控制下启动，将差分数据输入信号转换为差分数据输出信号并发送；所述数据驱动电路还包括预通功率管，所述预通功率管在所述时钟驱动电路启动后打开，用于将所述第二开关的栅极电压提升至所述环路工作电压；所述数据驱动电路还包括延时模块，所述延时模块可使所述差分数据输入信号延时，直至所述第二开关打开后再传输至所述数据驱动单元。[0007]本技术方案通过在数据驱动电路中设置连接到时钟驱动电路的预通功率管，能够在时钟驱动电路启动后，切换至数据驱动电路前将预通功率管打开，进而将数据驱动电路的开关的栅极电压提高，以快速完成第二开关的导通；此外，再通过延时模块，能够进一步保证在第二开关准备好后，才打开数据驱动单元的通路，极大减小了通路提前启动带来的5[0008]所述驱动使能信号传输管是由一个N沟道晶体管和一个P沟道晶体管并联形成；所述驱动使能信号包括正相驱动使能信号和反相驱动使能信号，所述驱动使能信号传输管的两个栅极分别用于接收所述正相驱动使能信号和所述反相驱动使能信号之一，所述驱动使能信号传输管的输入端耦接至所述比较器的输出端，所述驱动使能信号传输管的输出端耦接至所述第二开关的栅极。采用一对传输管接收驱动使能信号，能够增加可接收信号的范围，同时可利用正相驱动使能信号和反相驱动使能信号的对应关系实现预通功率管的开[0009]所述数据驱动电路还包括第一补偿电容，所述第一补偿电容的第一端耦接所述第二开关的栅极，所述第一补偿电容的第二端接入所述正相驱动使能信号。通过增设的第一补偿电容，能够将其上存储的电量转变第二开关栅极的电压，起到了快速提升栅端电压的[0010]所述数据驱动电路还包括第二补偿电容，所述第二补偿电容的第一端耦接所述驱动使能信号传输管的输入端，所述第二补偿电容的第二端接入所述正相驱动使能信号。同样的，通过增设的第二补偿电容，能够将其上存储的电量提供给差分输入对，进而快速提升第二开关栅端电压。[0011]所述时钟驱动电路包括耦接的第一开关和时钟驱动单元；所述第一开关的输入端耦接至电压源，所述第一开关的输出端耦接至所述时钟驱动电路的一端，所述时钟驱动电路的另一端接地。[0012]所述预通功率管的栅极接入所述反相驱动使能信号，所述预通功率管的输入端耦接至所述第一开关的漏极，所述预通功率管的输出端耦接至第二开关的栅极。[0013]还包括I0模块，所述I0模块包括用于接收所述正相驱动使能信号的接收端口；所述I0模块在所述正相驱动使能信号的控制下开启，产生所述差分数据输入信号并提供至所述数据驱动单元。[0014]所述延时模块设置于所述接收端口前，用于将所述正相驱动使能信号延时后输入所述接收端口，以在所述第二开关打开后开启所述IO模块，产生所述差分数据输入信号并提供至所述数据驱动单元；所述延时模块的延时时间是可调的。通过延时启动IO模块，能够进一步保证在第二开关准备好后，才打开数据驱动单元的通路，极大减小了通路提前启动[0015]所述比较器为运算放大器，所述运算放大器的第一输入端用于输入所述参考电压，所述运算放大器的第二输入端用于输入所述环路工作电压，所述运算放大器的输出端分别耦接至所述第一开关的栅极和所述驱动使能信号传输管的输入端；所述环路工作电压为所述第一开关和所述时钟驱动单元的连接点以及所述第二开关和所述数据驱动单元的连接点处的电压。[0016]所述数据驱动电路还包括稳压电容，所述稳压电容的第一端耦接至所述第二开关的输出端，所述稳压电容的第二端接地。[0017]与现有技术相比，本发明的有益效果主要包括如下：1)在时钟驱动电路正常工作时、数据驱动电路未启动前将预通功率管打开，提前将第二开关的栅端和第一补偿电容充电至环路工作电压，减少了第二开关要上拉的电压值；2)数据驱动电路时，第一补偿电容上6存储的电量会转变成第二开关栅端的电压，启动快速提升栅端电压的作用，解决了通过环路来充电而导致的速度较慢、压降较大的问题；3)通过延时启动IO模块能够进一步保证在第二开关准备好后，才打开数据驱动单元的通路，极大减小了通路提前启动带来的压降；且在I0模块启动前，swp和swn均为低电平，保证对应支路不存在漏电通路。附图说明[0018]为了更清楚地说明本发明具体实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。[0019]图1为现有的一种时钟和数据驱动电路。[0020]图2为本发明提供的一种时钟和数据驱动电路。具体实施方式[0021]有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的一优选右、前或后等，仅是参考附加图式的方向。因此，使用的方向用语是用来说明并非用来限制本发明。[0022]下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。[0023]以下实施例中的步骤与发明内容部分并不一一对应。[0024]实施例一图1为现有的一种时钟和数据驱动电路。参考图1所示，时钟和数据驱动电路主要是由比较器、时钟驱动电路(Lane0)和数据驱动电路(Lanel)构成；比较器和时钟驱动电路以及数据驱动电路构成一个环路；在本实施例中，比较器为运算放大器，比较器的第一输入端(即正输入端)用于接入参考电压(vref),第二输入端(即负输入端)用于接入环路工作电压(vreg),比较器的输出端分别连接至耦接至第一开关的栅极和驱动使能信号差分输入对的一端，比较器能够通过比较输入的参考电压和环路工作电压，对环路进行反馈调整，保证环路工作电压的稳定；时钟驱动电路用于根据输入的差分时钟输入信号(即Swn0和SwpO)产生对应的差分时钟输出信号后发送，数据驱动电路用于根据输入的差分数据输入信号(即Swn和Swp)产生对应的差分数据输出信号后发送。[0025]参考图1,时钟驱动电路包括第一开关(即m10)和时钟驱动单元(即m20-m50)构成，通过第一开关控制时钟驱动单元的开启和关闭。时钟驱动单元的第一端耦接至第一开关，时钟驱动单元的第二端接地；驱动单元由4个mos管构成，包括并联的两个支路，每个支路中有两个串联的mos管。在两个支路之间为时钟驱动电路的两个输出端，在两个输出端还设置7使用P沟道晶体管。第一开关m10的栅极耦接至比较器的输出端，m10的输入端(即漏极，下同)耦接电压源vp,m10的输出端(即源极，下同)耦接至时钟驱动单元的第一端；时钟驱动单入端(即漏极)耦接至m10的输出端(即源极),m30的输入端(即漏极)耦接至m10的输出端(即源极),m40的输出端(即源极)接地，m50的输出端(即源极)接地；m20和m50的栅极用于接入第一差分时钟输入信号Swp0,m30和m40的栅极用于接入第二差分时钟输入信号Swn0;在第一支路和第二支路之间设置有第一电阻RO,第一电阻的第一端耦接至m20的源极和m40的漏极(即第一电阻的第一端为第一时钟输出端),第一电阻的第二端耦接至m30的源极和m50的漏极(即第一电阻的第二端为第二时钟输出端)。[0027]在m10打开后，根据差分时钟输入信号的作用将时钟驱动单元导通。例如，初始的第一差分时钟输入信号Swp0为低电平状态，当第一差分时钟输入信号Swp0转变为高电平时，时钟驱动单元中的m20和m50会在第一差分时钟输入信号Swp0的作用下开启(此时m30和一电阻的第一端电压大于第一端电压，即其第一端输出的为高电平，实现将Swp0转换为Dpclk0后发送；同样的，当m30和m40在第二时钟差分信号Swn0的作用下开启(此时m20和m50关端电压小于第一端，即第二端输出的为高电平，实现将Swn0转换为Dnclk0;以此可将输入的差分时钟输入信号(Swn0和SwpO)转换为对应的差分时钟输出信号(Dpclk0和Dnclk0)。[0028]数据驱动电路包括用于接收驱动使能信号的驱动使能信号传输管(即m6和m7)、第和m7并联形成传输管结构，该传输管的两个栅极分别用于接入正相驱动使能信号(drv-en)和反相驱动使能信号(drv-enz),传输管的输入端(即m6的漏极和m7的源极)耦接至至比较器的输出端，传输管的输出端(即m6的源极和m7的漏极)耦接至耦接至m1的栅极以控制m1的开启和截止；m1的输入端耦接电压源(vp),m1的输出端耦接至数据驱动单元的第一端；数据驱动单元的结构和作用同上述的时钟驱动单元一致，数据驱动单元包括由m2和m4串联形成分数据输入信号Swp,m3和m4的栅极用于接入第二差分数据输入信号Swn;在第一支路和第二支路之间设置有第二电阻R1,第二电阻的第一端耦接至m2的源极和m4的漏极(即第二电阻的第一端为第一数据输出端),第二电阻的第二端耦接至m3的源极和m5的漏极(即第二电阻的第二端为第二数据输出端)。还包括稳压电容c1,c1的第一端耦接至m1的输出端，以及m2和m3的输入端，c1的第二端接地。此处的数据驱动单元和时钟驱动电路中的时钟驱动单元的工作原理相同，在此不多赘叙。[0029]此外，数据驱动电路还包括IO模块，I0模块包括接收正相驱动使能信号的接收端口以及接收差分输入信号(sp和sn)的接收端口，以及输出差分数据输入信号(即Swn和Swp)的发送端口；具体的，I0模块可在正相驱动使能信号的控制下开启，根据接收的差分输入信号产生对应的差分数据输入信号并发送至数据驱动单元，以供数据驱动单元将之转换后发8[0030]在现有的电路结构中，从时钟驱动电路切换至数据驱动电路时，会产生一些问题。能够打开；同时，例如数据驱动单元中的m2和m5在第一差分数据输入信号Swp的作用下开启，则数据驱动单元导通；此时，由于m1的完全开启需要一定的反应时间，而数据驱动单元已导通，则数据驱动单元消耗的电流只能从m10和C1取电，进而可能会降低环路工作电压(vreg),环路工作电压降低过大会影响时钟驱动电路的正常工作状态。可以理解，环路工作电压是第一开关和时钟驱动单元的连接点以及第二开关和数据驱动单元的连接点处的电压。[0031]为了减少环路工作电压vreg的压降问题，现有的一种方法通常是增加稳压电容C1[0032]为了解决以上问题，本发明提供了一种时钟和数据驱动电路，参考图2所示。[0033]如图2所示，本发明从电路结构和启动时序两部分入手，对现有的数据驱动电路结构进行了改进，使得电路切换瞬间可以快速充电，减少漏电，避免电压降低影响时钟驱动电路的工作状态，同时可以减少稳压电容的面积。[0034]具体的，从电路结构上，首先增加了预通功率管m8。预通功率管会在时钟驱动电路启动后、数据驱动电路启动前打开，用于将第二开关的栅极电压提升至环路工作电压。具体的，在本实施例中，预通功率管m8为N沟道晶体管反相驱动使能信号(drv-enz),m8的输入端耦接至m10的输出端，m8的输出端耦接至m1的栅极；还增设了补偿电容，补偿电容包括第一补偿电容C2和第二补偿电容C3,第一补偿电容C2的第一端耦接至m1的栅极，第一补偿电容C2的第二端耦接至正相驱动使能信号drv-en;第二补偿电容C3的第一端耦接至传输管的输入端，第二补偿电容C3的第二端耦接至正相驱动使能信号drv-en。从启动时序上，正相驱动使能信号drv-en在I0模块的使能信号接收端(en)之前可以增加一个延时模块，该延时模块能够可调的改变正相驱动使能信号drv-en的[0035]对于本发明提供的电路，首先进行时钟驱动电路的启动，时钟驱动电路正常工作，而此时数据驱动电路中的预通功率管m8也为打开状态。可以理解，正相驱动使能信号drv-en和反相驱动使能信号drv-enz是一对相反的信号，即在正相驱动使能信号drv-en为高电平时，反相驱动使能信号drv-enz是低电平，反之亦然。因而，在切换至数据驱动电路之前，正相驱动使能信号drv-en一直为低电平，反相驱动使能信号drv-enz一直是高电平，可将预标电压)应当是大于环路工作电压vreg的，现有技术中，需要将施加于m1栅极上的电压从0上拉至目标电压，而在本电路中，在启动数据驱动电路之前，预通功率管m8已经将施加于m1栅极上的电压提高为环路工作电压，则开启时仅需要从环环路工作电压上拉至目标电压，因而能够更加快速的实现第二开关m1的完全开启，进而减少对时钟驱动电路的可能影响。断，对应的电容c2和c3的第二端电压被抬高，而因为电容两端的相对电压(极板间电位差)不能突变，在电容不直接接地时，其两端对地电压会同时跳变，即电容c2和c3的第一端电压也会同时增加。此时，m1的栅源电压仅需要从环路工作电压上拉至目