城市轨道交通电工电子技术 课件 6.4时序逻辑电路

模块6数字电路基础6.4时序逻辑电路

时序逻辑电路是一种在任何时刻的输出，不仅取决于该时刻电路的输入，而且与电路过去的输入有关的逻辑电路。因此时序逻辑电路必须具有存储功能，如计数器、寄存器等。

触发器是时序逻辑电路的基本单元。

6.4.1触发器

触发器是能够存储一位二进制数字信号的电路，具有记忆功能，有两个稳定状态（“1”态和“0”态）。 

在没有外来信号作用时，触发器一直处于某一种稳定状态；只有在一定的输入信号控制下，才有可能从一种稳定状态转换到另一种稳定状态，并保持这一状态不变，只到下一个输入信号使它翻转为止。

触发器的控制信号有置位、复位信号、时钟脉冲信号CP、外部激励信号。

触发器的分类根据有无时钟脉冲触发可分：

无时钟触发器与时钟控制触发器；根据电路结构不同可分：

同步RS触发器、主从触发器和边沿触发器；根据逻辑功能不同可分：

RS触发器、JK触发器、D触发器、T触发器和T'触发器。 

(1)基本RS触发器①真值表①真值表③特征方程RS触发器特征方程:

(2)同步RS触发器G1和G2分别是两个输入信号S和R的控制门。

①同步RS触发器真值表②逻辑功能当CP脉冲为0时，G1和G2输出为1，两个控制门关闭，输入信号R和S不能进入触发器令其翻转。当CP脉冲为1时，G1、G2两个控制门打开，输入信号R和S进入触发器令其翻转。同步RS触发器在时钟脉冲有效期间（CP=1），输入端R、S为高电平有效。

③特征方程同步RS触发器特征方程:(3)主从RS触发器

脉冲输入端CP的“>”表示触发的有效时间是从CP脉冲由0跳变为1，称为上升沿触发（或正沿触发）；再加小圆圈，则表示有效时间是从CP脉冲由1跳变为0的时候，称为下降沿触发（或负沿触发）。

①主从RS触发器的真值表、特征方程和同步RS触发器相同。②逻辑功能当CP=1时，主触发器工作，输入信号RS可以进入主触发器并影响其输出；此时从触发器关闭，其输出端不受影响。当CP=0时，主触发器关闭，输入信号RS不能进入主触发器；此时从触发器打开，从触发器以主触发器的输出为输入信号进行翻转。当主从RS触发器用作计数翻转功能时，在CP=1期间，虽然主触发器已翻转，但主触发器输出信号并不能通过从触发器返回到输入端，因而不会出现空翻现象。2)JK触发器

由一个主从RS触发器和两个与门组成。

2)JK触发器JK触发器由主从RS触发器变换而来，它利用了触发器输出信号Q和的互补性，把两个输出信号引回到主从RS触发器的输入端作为控制信号，避免了主从RS触发器两个输入端同时为1的情况出现，从而解决了RS触发器的不定状态问题。10100110置0置1计数(翻转)逻辑功能Qn+1Qn保持10真值表和逻辑功能②特征方程将二式代入RS触发器的特征方程，可得到JK触发器特征方程。由JK触发器的逻辑图可以得出：S+K触发器特征方程:过程：3)D触发器把JK触发器的J端信号通过非门接到K端即构成D触发器。D触发器限定了两个输入端J和K不能相同。

置111置000逻辑功能Qn+1D从真值表可以看出，D触发器的特征方程为：真值表和特征方程3)T触发器把JK触发器的输入端J和K直接连接在一起,即构成T触发器。从逻辑图可以看出，T触发器限定了两个输入端J和K必须完全相同。

计数1保持Qn0逻辑功能Qn+1T真值表和特征方程从真值表可以看出，D触发器的特征方程为：3)T’触发器可以由JK触发器、T触发器、D触发器分别构成。

由T’触发器的构成可看出，T’触发器只有计数翻转功能。6.4.3计数器

计数器是指利用触发器的计数翻转功能来实现累计和记忆输入脉冲个数的逻辑部件。计数器是由触发器和门电路所组成。计数器在数字系统中应用广泛，能实现测量、计数和控制的功能，同时兼有分频功能。如:在数字仪器中对脉冲的计数等。

按数码进制计数器分:二进制计数器、十进制计数器、N进制计数器。

按计数方式计数器分:加法计数器、减法计数器和可逆计数器。

按触发器翻转方式计数器分:同步计数器、异步计数器。1)二进制计数器(1)二进制异步加法计数器“异步”是指计数器中各电路没有统一的时钟脉冲控制，或没有时钟脉冲控制，因此各触发器状态变化不是发生在同一时刻。4位异步二进制加法计数器由4个下降沿触发的由JK触发器都接成T’触发器组成。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。4位异步二进制加法计数器的时序图Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，即Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频因而计数器也可作为分频器。

4位异步二进制加法计数器的状态图从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。又因为该计数器有0000～1111共16个状态，所以也称16进制（1位）加法计数器。

异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。(2)二进制异步减法计数器

该计数器是一个4位异步二进制减法计数器，用4个上升沿触发的D触发器组成，它是将在前面介绍的4位异步二进制加法计数器中的FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的4位异步二进制减法计数器的时序图

4位异步二进制减法计数器的状态图

(3)二进制同步计数器该计数器是一个4位同步二进制加法计数器，由4个JK触发器组成。图中各触发器的时钟脉冲输入端接同一计数脉冲CP端，计数脉冲到来时，各触发器同时工作，这是一个同步时序电路。由于计数脉冲CP同时接到各触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高2)十进制计数器

在实际工作中，为了便于直接读取数据，常采用十进制计数器，

8421BCD码同步十进制加法计数器是一个由4个下降沿触发的