FPGA原理与应用 试卷 共4套

第1页（共2页）第2页（共2页）专业班级：专业班级：姓名：学号：…………密………………封………………线…………学年第学期《FPGA原理与应用》试卷（A卷）考试方式本试卷考试分数占学生总评成绩比例总得分闭卷分数填空题（每空2分，共20分）20填空题（每空2分，共20分）得分1.目前国际上较大的PLD器件制造公司有和公司。2.`timescale1ns/1ps中，仿真的精度是。3.形如always@(posedgeclkornegedgerst)语句中，使用的复位方式称为复位。4.Verilog代码后，首先针对代码建模进行仿真，并考虑电路的实现因素，该仿真环节叫做。5.HDL建模的方式有、和。6.通常，将对CPLD的下载称为，对FPGA中的SRAM进行直接下载的方式称为。分数选择题（每空2分，共20分）20选择题（每空2分，共20分）得分1、FPGA的可编程是主要基于什么结构()。A、查找表(LUT)B、ROM可编程C、PAL可编程D、与或阵列可编程2、寄存器类型在赋新值以前保持（）A、0

B、1

C、X

D、原值3、端口没有定义数据类型时，缺省为类型（）A、reg

B、wire

C、tri

D、不可用4、下面（）不是Verilog循环关键字A.foreverB.repeatC.whileD.force5、-11%3的结果为（）。A、2B、-2C、1D、-16.在VerilogHDL中，下列语句哪个不是分支语句？（）A、if-elseB、caseC、casezD、repeat7.在VerilogHDL中，a=4’b1011，那么&a=()A、4’b1011B、4’b1111C、1’b1D、1’b08.已知a=1’b1,b=3’b001,则{a,b}=()A、4’b1011B、4’b1111C、4’b1001D、3’b1019在Verilog中，错误的整数表示是（）。A、4`2000B、32`hffC、b`1011_0101D、1310、对于模块modulefulladd(sum,cout,a,b,cin)来说，采用命名端口连接法，下述哪种方式可以调用该模块()A.fulladdf4(sum,cout,a,b,cin)B.fulladdf4(SUM,COUT,A,B,CIN)C.fulladdf4(.SUM(sum),.COUT(cout),.A(a),.B(b),.CIN(cin))D.fulladdf4(.sum(sum),.cout(cout),.a(a),.b(b),.cin(cin))三、名词解释，给出英文全称，并解释其含义（共三、名词解释，给出英文全称，并解释其含义（共15分，每题5分）分数15得分1、EDA:2、FPGA：3、HDL：分数15得分四、简答题（每题四、简答题（每题5分，共15分）专业班级：专业班级：姓名：学号：…………密………………封………………线…………1、EDA的设计流程包括哪几个环节？2、简述阻塞赋值和非阻塞赋值的区别。3、什么是功能仿真和时序仿真，两者有什么区别。分数30得分五、编程题（第1题12分，第题10分，第3题8分，共30分）1、用VerilogHDL语言设计一个4位的全加器，请在横线上将下列的程序补充完整。并给出此全加器的测试文件。modulemyadd(a,b,cin,cout,sum); inputa,b; inputcin; outputcout; output[3:0]sum; assign;endmodule2、用VerilogHDL语言编写一个异步复位和时钟使能的D触发器。模型如下图。其中，clk、rst和EN分别表示时钟、复位和使能；D和Q分别表示触发器的数据输入信号和数据输出信号。3、某一项目的顶层架构如下图所示，请写出顶层的代码。其中，两个子模块名称分别为rom1_control和my_rom1。第3页（共3页）《FPGA原理与应用》演草纸专业班级：姓名：学号：…………密………………封………………线…………专业班级：姓名：学号：…………密………………封………………线…………《FPGA原理与应用》试卷考试方式本试卷考试分数占学生总评成绩比例总得分闭卷题号得分1题号得分1.11.21.31.41.5合计一、填空题（每空2分，共20分）Verilog采用四值逻辑系统：0表示低电平，1表示高电平，x表示Verilog采用四值逻辑系统：0表示低电平，1表示高电平，x表示，Z表示。Verilog的端口具有以下三种类型：、、和inout。变量是在程序运行过程中其值可以改变的量。变量可以分为两种，一种类型类型，一般指示硬件电路的物理连接，另一种是对应的是具有状态保持作用的存储元件。完整的条件语句将产生电路，不完整的条件语句将会产生电路。块语句有两种，一种是begin-end语句，通常用来标志执行的语句；一种是fork-join语句，通常用来标志执行的语句。题号题号得分2.12.22.32.42.52.62.72.82.92.10合计二、选择题（每小题2分，共二、选择题（每小题2分，共10分）1.1.FPGA的可编程是主要基于什么结构()。A、查找表(LUT)B、ROM可编程C、PAL可编程D、与或阵列可编程2.对timescale1ns/10ps描述正确的是()（多选题）A.仿真时间精度为“10psB.仿真时间精度为“1ns"C.仿真时延单位为"1ns"D.仿真时延单位为“10ps"......3.3.8%3的结果为（）。A2B-2C1D-14.端口没有定义数据类型时，缺省为类型（）

A.

reg

B.

wire

C.tri

D.不可用5.下列语句中，不属于并行语句的是（）A过程语句BassignC元件例化语句Dcase6.下列关于非阻塞赋值运算方式（b<=a），说法错误的是：（）A块结束后才完成赋值操作Bb的值立即改变C在编写可综合模块时，是一种比较常用的赋值方式D非阻塞赋值符号“<=”与小于等于符号“<=”，意义完全不同。前者用于赋值操作，后者是关系运算符，用于比较大小。7.在VerilogHDL的语言中，位拼接运算符是（）A{}B<>C‘’D()8.下列哪些语句不可以被综合成电路()。

A、initialB、alwaysC、assignD、for9.片上可编程器件的英文缩写是()。A、SOPB、SOPCC、SoCD、SPI10.下列关于同步和异步复位描述正确的是（）。A、同步复位是不受时钟影响B、使用FPGA设计时芯片的异步复位和同步复位可随意替换使用C、同步复位需要在时钟沿来临的时候才会对整个系统进行复位D、同步复位最大的优点是，数据通路可以不依赖于时钟而复位可用题号得分3.13.23.3合计三三、问答题（共25分）1.在Verilog模块中有哪些方法可以描述电路的逻辑功能，并举例说明。（1.在Verilog模块中有哪些方法可以描述电路的逻辑功能，并举例说明。（7分）2、详述FPGA的设计流程。（8分）专业班级：专业班级：姓名：学号：…………密………………封………………线……….3、详述电子设计自动化涵盖的内容。（10分）3、详述电子设计自动化涵盖的内容。（10分）四、程序题（四、程序题（共35分）题号得分4.14.24.3合计1、请把8位计数器的代码补充完整。（5分）1、请把8位计数器的代码补充完整。（5分）modulecounter8(out,clk，rst); output[7:0]out; inputclk,rst; ;（2分） always@(posedgeclkornegedgerst) begin if(!rst) out<=0; else ;//加1计数（3分） end endmodule2、针对第一题程序题（8位计数器）的主模块，请写出其对应的测试文件。（10分）专业班级：专业班级：姓名：学号：……密…………封…………………线………………3、模块beep的框架结构如图4-1所示，写出其顶层模块的程序代码。（PLL和ROM核的端口，参见图4-2和4-3。假设ROM单元，位宽8位，深度256）（20分）图4-1beep的顶层架构图4-2PLL的端口图4-3ROM的端口专业班级：专业班级：姓名：学号：…………密………………封………………线…………学年第学期《FPGA原理与应用》试卷考试方式本试卷考试分数占学生总评成绩比例总得分闭卷分数填空题（每空2分，共20分）20填空题（每空2分，共20分）得分1.目前国际上较大的PLD器件制造公司有和公司。2.`timescale1ns/10ps中，仿真的精度是。3.形如always@(posedgeclk)语句中，使用的复位方式称为复位。4.片上可编程器件的英文缩写是。5.HDL建模的方式有、和。6.通常，将对CPLD的下载称为，对FPGA中的SRAM进行直接下载的方式称为。分数填空题（每空2分，共20分）20填空题（每空2分，共20分）得分1、寄存器类型在赋新值以前保持

（

）。

A.

0

B.1

C.X

D.原值2、端口没有定义数据类型时，缺省为类型

（）。

A.

reg

B.

wire

C.tri

D.不可用3、由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。当一个wire类型的信号没有被驱动时，缺省值为（）。A.0B.1C.XD.Z4、对于模块modulefulladd(sum,cout,a,b,cin)来说，采用命名端口连接法，下述哪种方式可以调用该模块（）A.fulladdf4(sum,cout,a,b,cin)B.fulladdf4(SUM,COUT,A,B,CIN)C.fulladdf4(.SUM(sum),.COUT(cout),.A(a),.B(b),.CIN(cin))D.fulladdf4(.sum(sum),.cout(cout),.a(a),.b(b),.cin(cin))5、下列哪些标识符是合法的？（）A、$dataB、_dataC、7SumD、module6如果线网型变量说明后未赋值，其缺省值是（）。A、zB、xC、1D、07、下列数据类型声明错误的是（）。A、wiredata[2:0];B、wire[2:0]state;C、regm2[14:0];D、reg[2:0]cm2[0:7];8、下列不符合可综合设计的描述方法（）。A、一个reg变量只能在一个always语句中赋值B、必须包括对所有状态都处理，不能出现无法处理的状态使状态机失控。C使用阻塞赋值，使得行为描述语句内实现并行化。‘D用一个时钟的上沿或者下沿采样信号，不能混合使用。9、-11%3的结果为（）。A2B-2C1D-110、在VerilogHDL中，下列语句哪个不是分支语句？（）Aif-elseBcaseCcasezDrepeat分数15分得分三、问答题（共三、问答题（共24分）1、EDA的设计流程包括哪几个环节？2、简述阻塞赋值和非阻塞赋值的区别。3、详述电子设计自动化涵盖的内容。分数36分得分四、编程题（共36分）1、用VerilogHDL语言设计一个8位的全加器，请将下列的程序补充完整，2、用VerilogHDL语言设计一个2输入的与门，此程序代码如下，请给出此程序的测试代码。modulemyand(a,b,c); inputa,b; outputc; assignc=a&b;endmodule3、某一项目的顶层架构如图1所示，请写出顶层的代码。其中，两个子模块名称分别为rom1_control和my_rom1。第1页（共2页）第2页（共2页）专业班级：专业班级：姓名：学号：…………密………………封………………线…………学年第学期《FPGA原理与应用》试卷考试方式本试卷考试分数占学生总评成绩比例总得分闭卷分数填空题（每空2分，共20分）20填空题（每空2分，共20分）得分1.Verilog采用四值逻辑系统0表示低电平，1表示高电平，x表示

，

Z表示。2.EDA仿真分为=1\*GB3①，又称为前仿真、系统级仿真或行为仿真，用于验证=2\*GB3②又称为后仿真、电路级仿真，用于验证。3、Verilog的端口具有以下三种类型：

、

、

。4、`timescale用于说明时间尺度，语句`timescalelns/1ps中程序中的仿真精度为.分数选择题（每题2分，共20分）20选择题（每题2分，共20分）得分1下列哪些标识符是合法的？（）A、$dataB、_dataC、7SumD、module2如果线网型变量说明后未赋值，其缺省值是（）。A、zB、xC、1D、03下列数据类型声明错误的是（）。A、wiredata[2:0];B、wire[2:0]state;C、regm2[14:0];D、reg[2:0]cm2[0:7];4、下面（）不是Verilog循环关键字A.foreverB.repeatC.whileD.force5、11%3的结果为（）。A、2B、-2C、1D、-16.在VerilogHDL中，下列语句哪个不是分支语句？（