雨课堂学堂在线学堂云《FPGA设计与应用（大连理大 ）》单元测试考核答案

注：不含主观题第1题单选题(1分)关于BlockRam说法正确的是（）。A同一芯片BlockRam的大小可以是不同的。BBlockRam的深度和位宽是可以配置的。CBlockRam可以分割使用充分利用资源。DBlockRam是片上动态存储器。第2题单选题(1分)关于LUT说法错误的是（）。A通过LUT的时间延迟是固定的。B4输入LUT可以完成16种逻辑运算。CLUT包含在Slice中。D不可以直接对LUT原语进行例化。第3题单选题(1分)下列哪个厂商不是FPGA的制造商（）。AXilinxBAlteraCActelDDigilent第4题单选题(1分)XilinxFPGA芯片的核心资源不包括（）。AIOBBInterconnectCCLBDFlash第5题第6题2.1VerilogHDL语言要素--作业2.2VerilogHDL表达式--作业2.3VerilogHDL建模--作业单元作业--作业第1题单选题(1分)编写表达式，执行算术移位，将Qparity中包含的8位有符号数算术移位，其中Qparity[7]=1,正确的是（）。A算术右移：{1,Qparity[7],Qparity[6:1]}算术左移：{Qparity[6],Qparity[5:0],0}B算术右移：{0,Qparity[7],Qparity[6:1]}算术左移：{Qparity[6],Qparity[5:0],0}C算术右移：{1'b1,Qparity[7],Qparity[6:1]}算术左移：{Qparity[6],Qparity[5:0],1'b0}D算术右移：{1'b0,Qparity[7],Qparity[6:1]}算术左移：{Qparity[6],Qparity[5:0],1'b0}第2题单选题(1分)当端口悬空时，即端口没有被连接时，端口的值正确的是（）。A模块的输入端口悬空，值为高阻态z；模块的输出端口悬空，表示该输出端口废弃不用。B模块的输入端口悬空，值为高阻态z；模块的输出端口悬空，值为高阻态z。C模块的输入端口悬空，表示该输出端口废弃不用；模块的输出端口悬空，值为高阻态z。D模块的输入端口悬空，表示该输出端口废弃不用；模块的输出端口悬空，表示该输出端口废弃不用。第3题单选题(1分)下列从标量变量A，B，C和D中产生总线BusQ[0:3]的表达式正确的是（）。AassignBusQ={A,B,C,D};BBusQ={A,B,C,D};CassignBusQ={'A','B','C','D'};DBusQ={'A','B','C','D'};第4题判断题(1分)下列语句书写时合法的，并且描述了一个四路选通器。assignMux=(S==0)?A:'bz;assignMux=(S==1)?B:'bz;assignMux=(S==2)?C:'bz;assignMux=(S==3)?D:'bz;第5题第6题第7题第8题第9题多选题(2分)假定一条总线Control_Bus[15:0]，编写赋值语句将总线分为两条总线：Abus[0:9]和Bbus[6:1]，正确的是（）。AassignAbus=Control[15:6];assignBbus=Control[5:0];BAbus=Control[15:6];Bbus=Control[5:0];CassignAbus[0:9]=Control[15:6];assignBbus[6:1]=Control[5:0];DAbus[0:9]=Control[15:6];Bbus[6:1]=Control[5:0];正确答案：AC第10题单选题(1分)表达式的5'bx110的位模式正确的是（）。Ax1110Bxx110C110Dx01103.1集成开发环境安装配置--作业第1题单选题(1分)ModelSim进行Verilog仿真验证非必须的仿真库是（）。Aunisims_verBstd_verCXilinxCoreLib_verDsimprims_ver3.2ISE工程开发流程--作业第1题判断题(1分)ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无须借助任何第三方EDA软件。第2题判断题(1分)ISE以工程为单位对设计输入进行管理，可以新建HDL文件输入HDL代码，再建立ISE工程。单元作业--作业第1题第2题第3题单选题(1分)FPGA的仿真环节不包括是（）。A功能仿真B翻译后仿真C布局布线后仿真D在线仿真第4题单选题(1分)关于ModelSim功能仿真说法错误的是（）。A忽略源代码中的时延语句B仿真文件没有输入输出端口描述C可以构造符合语法规范的任意模型描述D例化源文件的顶层Module第5题判断题(1分)ModelSim软件是一款强大的仿真软件，具有速度快、精度高和便于操作的特点，此外还具有代码分析能力，可以看出不同代码段消耗资源的情况，其功能侧重于编译和仿真，但不能制定编译的器件和下载配置的能力，所以需要和ISE等软件关联使用。第6题4.1原语与IP核--作业第1题第2题第3题第4题单选题(1分)FPGA的仿真环节不包括是（）。A功能仿真B翻译后仿真C布局布线后仿真D在线仿真第5题单选题(1分)关于ModelSim功能仿真说法错误的是（）。A忽略源代码中的时延语句B仿真文件没有输入输出端口描述C可以构造符合语法规范的任意模型描述D例化源文件的顶层Module第6题判断题(1分)ModelSim软件是一款强大的仿真软件，具有速度快、精度高和便于操作的特点，此外还具有代码分析能力，可以看出不同代码段消耗资源的情况，其功能侧重于编译和仿真，但不能制定编译的器件和下载配置的能力，所以需要和ISE等软件关联使用。4.2ISE进阶--作业第1题单选题(1分)不属于用户约束所包含内容（）。A时序约束B引脚约束C面积约束D物理约束第2题判断题(1分)ChipScope将逻辑分析器、总线分析器和虚拟I/O小型软件核直接插入到用户的设计当中，可以直接查看任何内部信号和节点，包括嵌入式硬处理器或软处理器。单元作业--作业第1题单选题(1分)不属于ChipScopePro工具的部分是（）。AAnalyzerBCoreInserterCCoreGeneratorDXPower第2题单选题(1分)FPGA的配置模式不包括（）。A主模式B从模式CJTAG模式D主从模式第3题单选题(1分)ISE中使用功能型IPCore包括哪种方式？A在ISE的Project中直接生成BISE->Accessories->CoreGeneratorCISE->Accessories->ArchitectureWizardIPD以上三种都包括第4题判断题(1分)使用IP核，工程中只需要包含.xco或者.xaw文件。第5题第6题5.2大规模FPGA应用设计方法--作业第1题单选题(1分)关于可靠性与规范性一般原则说法错误的是（）。A遵循统一的设计规范B异步电路比同步电路可靠并且容易实现C增加代码可读性，方便设计交流和代码检查D增加代码的可移植性第2题单选题(1分)下列不属于同步电路设计优点的是（）。A信号延迟小，逻辑电路简单B容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态C有效避免毛刺，提高可靠性D简化时序分析过程5.3基于FPGA的可编程嵌入式开发--作业第1题单选题(1分)FPGA在嵌入式系统中的应用模式不包括（）。A状态机模式B单片机模式C通用处理器模式D定制嵌入模式第2题单选题(1分)Xilinx嵌入式处理器解决方案不包括（）。AMicroBlazeBARMCPowerPCDNois单元作业--作业第1题单选题(1分)不符合时钟信号分配原则的是（）。A使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同B尽量使用时钟双沿触发提高效率C减少时钟信号种类D避免使用门控时钟第2题单选题(1分)关于if和case语句使用原则说法错误的是（）。Aif语句面积大，延迟小；case语句面积小，速度慢。Bif适合对速度