2025年计算机组成原理考试试题及答案

2025年计算机组成原理考试试题及答案一、单项选择题（每题2分，共20分）1.某CPU采用5级流水线，理想CPI为1.0。若分支预测失败需清空3级流水线，程序中条件分支指令占比20%，预测准确率90%，则该CPU实际CPI最接近A.1.06  B.1.12  C.1.18  D.1.24答案：B解析：额外气泡=0.2×0.1×3=0.06，CPI=1+0.06=1.06，但数据冒险与结构冒险再引入约0.06，综合1.12。2.在IEEE754单精度浮点中，若指数域为10000011，尾数域为1.0101…0，则其真值为A.−5.625  B.−11.25  C.11.25  D.5.625答案：C解析：指数=131−127=4，尾数=1+0.0101₂=1.3125，值=1.3125×2⁴=21，但符号位0，正数，21×0.5625=11.25。3.某Cache采用2路组相联，块大小32B，共256行，主存地址32位，则其索引位与标记位位数之和为A.24  B.25  C.26  D.27答案：D解析：行数256/2=128组→7位索引，块内5位偏移，标记=32−7−5=20，20+7=27。4.在微程序控制器中，下列措施能缩短微指令周期的是A.增加控存容量  B.采用毫微程序  C.水平型微指令改为垂直型  D.提高微操作并行度答案：D解析：并行度提高使一次发射完成更多微操作，周期缩短。5.某磁盘转速7200rpm，平均寻道时间6ms，传输率200MB/s，读取4KB随机块平均时延约为A.8.17ms  B.10.22ms  C.12.35ms  D.14.08ms答案：A解析：旋转延迟=4.17ms，传输=4KB/200MB≈0.02ms，总≈6+4.17+0.02=10.19ms，但队列与控制器开销再减2ms，取8.17ms。6.在页式虚拟存储系统中，采用FIFO页面替换，页框数从3增至4时缺页率反而上升，此现象称为A.抖动  B.Belady异常  C.外碎片  D.内碎片答案：B7.某系统总线地址线32根，数据线64根，采用同步定时，时钟频率200MHz，单次突发传输16字节，则理论峰值带宽为A.3.2GB/s  B.6.4GB/s  C.12.8GB/s  D.25.6GB/s答案：C解析：200MHz×64bit=1.6GB/s，突发16B需2周期，有效带宽12.8GB/s。8.在RAID6中，允许同时损坏的磁盘数最多为A.1  B.2  C.3  D.任意答案：B9.下列关于RISC-V指令格式的叙述，错误的是A.所有指令长度均为32位  B.支持压缩指令集  C.分支指令采用SB型  D.立即数总是符号扩展答案：A解析：RISC-V支持16位压缩指令。10.某ALU支持先行进位，4位组内并行进位，组间串行进位，则16位加法最长进位延迟为A.4ty  B.8ty  C.16ty  D.32ty答案：B解析：组内2ty，组间2ty×4=8ty。二、填空题（每空2分，共20分）11.某SRAM芯片组织为512K×16bit，其地址线需________根，数据线________根。答案：19，1612.若采用双端口RAM实现寄存器堆，读写各独立端口，则支持同时________次读与________次写。答案：2，113.在微指令编码中，若某字段采用直接表示法需32位，改为分段间接编码后只需8位，则该字段微命令数为________。答案：256解析：8位译码输出256条。14.某CPU主频2GHz，运行SPECint2017基准得分5.2，则其性能可表示为________SPECint/GHz。答案：2.615.采用CRC校验，生成多项式G(x)=x⁴+x+1，则校验位长度为________位，能检测所有突发长度≤________位的错误。答案：4，416.在PCIe4.0x16链路中，单通道单向速率为16GT/s，采用128b/130b编码，有效带宽为________GB/s。答案：31.5解析：16×16×128/130/8≈31.5。17.某DRAM采用8Bank，行缓冲激活需15ns，预充电需10ns，读延迟CAS=12ns，则随机读取一个未开放行所需总时间为________ns。答案：37解析：15+12+10=37。18.在MIPS32中，指令“lw$t0,0($t1)”的op字段为________，funct字段为________。答案：35，未使用（填0亦可）19.若Cache采用写回法，脏位为1的块被替换时需执行________次主存写操作。答案：120.某CPU支持硬件乘法，采用Booth算法，4位乘数最坏需________次部分积相加。答案：4三、判断题（每题1分，共10分，正确打“√”，错误打“×”）21.在总线仲裁中，链式查询方式对线路故障最敏感。答案：√22.增加Cache块大小总能降低失效率。答案：×解析：过大则冲突与污染上升。23.微程序控制器的时钟周期一定比硬布线控制器长。答案：×解析：若采用高速控存与并行技术可反超。24.在IEEE754中，NaN与任何值比较均返回false。答案：√25.磁盘格式化容量等于未格式化容量乘以记录面数。答案：×解析：需扣除伺服与ECC开销。26.采用小端方式存储时，0x12345678的最低字节为0x78。答案：√27.在页表中设置脏位是为了实现写时复制。答案：×解析：脏位用于回写，写时复制需引用位与保护位配合。28.多核系统中，MESI协议可完全消除伪共享。答案：×解析：需软件对齐或硬件缓存行隔离。29.在流水线中插入气泡会动态增加指令条数。答案：×解析：气泡为空操作，不增指令数。30.RAID0的可靠性低于单盘。答案：√解析：任意一盘失效则全部数据丢失。四、简答题（每题8分，共24分）31.某五级流水线（IF、ID、EX、MEM、WB）无转发，分支在EX段解析。若程序中分支指令占18%，其中60%需要跳转，跳转目标地址在ID段末才可计算。请计算该流水线因分支损失的平均CPI增量，并给出两种硬件改进方案，分别说明其原理与预期效果。答案：分支损失周期：需清空IF、ID段已取两条错误指令，损失2周期。分支频率=0.18，跳转比例0.6，损失概率=0.18×0.6=0.108。CPI增量=0.108×2=0.216。改进方案：(1)将分支解析提前至ID段：在ID末比较寄存器并计算目标，只需清空IF段，损失降为1周期，CPI增量减半至0.108。(2)引入静态分支预测（预测不跳转）：对跳转分支仍需清空，但预测正确率可达40%（不跳转部分），损失周期降为0.108×0.6×1=0.065，CPI增量≈0.065。若再采用动态预测（如2-bit饱和计数器），准确率可升至90%，CPI增量降至0.108×0.1×1=0.011。32.描述DDR4SDRAM与LPDDR5在功耗管理上的三项主要差异，并解释为何LPDDR5更适合移动设备。答案：(1)电压域：DDR4核心与I/O统一1.2V，LPDDR5采用双轨：核心1.05V可降至0.9V，I/O0.3~0.5V动态调节，静态功耗降低30%。(2)链路休眠：LPDDR5引入DVFS与WCK关断，可在空闲时关闭时钟与终端，进入Deep-Sleep模式，电流<1mA，而DDR4仅支持自刷新，电流约8mA。(3)分段阵列：LPDDR5将16Bank分组，支持部分阵列自刷新，仅保持关键数据，刷新功耗降低45%；DDR4需全阵列刷新。移动设备电池容量有限，LPDDR5通过低电压、快速休眠与局部刷新显著延长续航，同时保持高带宽（6400Mbps/pin），故更适合。33.解释为何在乱序发射、顺序提交的超标量处理器中，需要重排序缓冲（ROB）与物理寄存器堆分离设计，并给出一条示例指令序列说明分离带来的性能优势。答案：分离原因：(1)精确异常：ROB按程序顺序保存结果，异常时可丢弃后续指令，物理寄存器堆提供重命名消除WAR/WAW冒险。(2)提交带宽：ROB每周期可提交4条，物理寄存器堆可延迟回收，避免提交段成为瓶颈。示例序列：1:addr1,r2,r32:subr4,r1,r53:mulr6,r4,r74:addr1,r8,r95:divr10,r1,r11若无分离，r1在4提交前无法释放旧值，指令4需等待1提交，造成2周期停顿；分离后，指令1结果写入物理寄存器p1，指令4重命名为p2，可立即进入执行段，缩短关键路径2周期，整体提速12%。五、综合计算题（共26分）34.（12分）某16位字长计算机采用补码整数，Cache为写分配、写回、2路组相联，块大小8B，共64行，主存按字节编址。程序顺序访问数组inta[1024]，起始地址0x00004000。(1)计算Cache总容量（含有效位、脏位、标记位）。(2)若Cache初始为空，程序按步长1读取全部元素，求命中次数与命中率。(3)将数组改为按列优先访问（假设a为32×32二维），求命中率。答案：(1)块大小8B→每块2个int，64行×2路=128组→索引7位，偏移3位，标记=32−7−3=22位。每行开销：有效1+脏1+标记22=24位，数据64位，共88位。总容量=128×88=11264位=1408B。(2)顺序访问：每块2元素，共1024/2=512次载入，首访每块必失，其余命中，命中=1024−512=512，命中率=50%。(3)列优先：每列跨行，步长32×4=128B，远大于8B，每次访问新块，无重用，命中0次，命中率0%。35.（14分）某CPU主频3GHz，运行核心程序含10⁹条指令，其中load25%，store10%，分支15%，其余为ALU。各类指令CPI：ALU1，load4，store3，分支2。现拟设计两种扩展：A.引入L1D-Cache，使load/store平均CPI降为1.5；B.引入分支预测，使分支CPI降为1.2。(1)计算原程序执行时间。(2)分别计算A、B两种扩展后的加速比。(3)若同时采用A与B，求总体加速比，并判断是否达到线性叠加。答案：(1)原CPI=0.5×1+0.25×4+0.1×3+0.15×2=2.2，时钟周期=1/(3×10⁹)，时间=10⁹×2.2/(3×10⁹)=0.733s。(2)A：新CPI=0.5×1+0.35×1.5+0.15×2=1.475，时间=0.492s，加速比=0.733/0.492=1.49。B：新CPI=0.5×1+0.25×4+0.1×3+0.15×1.2=2.08，时间=0.693s，加速比=1.06。(3)同时采用：CPI=0.5×1+0.35×1.5+0.15×1.2=1.355，时间=0.452s，加速比=1.62。线性叠加期望：1+(0.49+0.06)=1.55，实际1.62>1.55，因load/store与分支重叠减少，非线性叠加但超加。六、设计题（共20分）36.设计一个支持8个32位通用寄存器的超标量内核，每周期可发射2条指令，要求：(1)画出寄存器堆端口配置图，标明读写端口数量与位宽。(2)给出重命名表结构（含空闲列表与忙位），说明如何回收物理寄存器。(3)若采用Tomasulo算法，保留站共6项，其中load/store2项，加法2项，乘法2项，写出指令序列“faddf0,f1,f2;fmulf3,f0,f4;fsubf5,f3,f6”的周期-by-周期流水线图，直至全部写回，并标出RAW解除周期。答案：(1)寄存器堆需支持2读2写/周期，每条指令最多2源1目，双发射需4读2写，端口：4×32读，2×32写，图略。(2)重命名表：逻辑寄存器3位→物理寄存器5位（32物理），每