【《CPLD频率计设计原理分析概述》5800字】

VCPLD频率计设计原理分析概述目录TOC\o"1-3"\h\u10659CPLD频率计设计原理分析概述 1218641.1测量原理 1218201.1.1测频法 12561.1.2等精度测频法 176541.2系统设计指标 4165961.3时序分析 473291.3设计原理 6264041.4系统方案设计框图 6109551.5主要器件的选型 7326281.5.1单片机的选型 7181911.5.2CPLD介绍即器件的选型 9292311.5.3显示器件的选型 101.1测量原理1.1.1测频法测频法原理如图2-1分频器分频器时间闸门计数器显示晶振时基分频Fx图2-1测频法原理根据谐波率的基本定义,率指的是谐波指指在单位谐波时间内一个周期谐波信号的平均发生频率次数。图中晶振信号提供了每次测量的持续时间作为基准,分后输出去同时开启与自动关闭同时间的阀门。们自动开启时,计数器的门开始自动计数,门自动关闭时则停止自动计数。若门口开放式待测信号的频率值为NxTw,计算参数值为FxNx,则被动待测射频信号的频率值为Fx=NxTw用该方法来计算其测量率,对于射频信号测量的频率要求相对较低的被动待测射频信号来说,存在着被动待测信号的实时性和射频信号测量准精度之间的矛盾。1.1.2等精度测频法电路的工作基本原理主要是:通过使用电路触发器控制使电路预置输入闸门开关信号与预置输入开关信号进行同步,实现电路同步输入开关门,使得电路实际同步开门持续时间准确地达到等于预置输入开关信号开门周期的最小整数倍,从而有效消除对输入信号计数产生的±l量化误差。而实际上的开门工作时间通过对此开门时间段内的一个标准开门时钟输出信号进行计数计算得到。CPLD的基本原理图如图2-2所示：图2-2CPLD基本原理图图2-2CPLD基本原理图输入信号同步闸门信号的波形图如图2-3所示图2-3同步电路波形图由实际开门时间T＝Ns×Ts＝Nc×Tc，得fs＝fc×Ns/Nc对一个标准输入时钟计数信号进行计数虽然存在±1的宽度量化计数误差,但标准时钟计数信号对于频率上的fc精度很高,所以对于Nc的±1量化计数误差的精度相对值很小,而且该量化误差和一个输入时钟信号上的频率宽度fs无关,因此在某个高宽度测频闸门下的某个测频宽度范围内它也可以直接获得同样高的宽度测试计数精度。这种方法称为等精度测频法。等精度频率计主控结构如图2-2所示图2-2等精度频率频率计主控结构测频测控时序如图2-3所示图2-3频率计测控时序预置门控调试测频器的信号宽度大于一个cl时其所需要的信号选择曲线的宽度范围大于0.1~1s之间(我们通过门控调频测试器的测频信号实验可以得出结论:cl在这个一定的宽度内所需要的选择测频信号的持续时间和曲线的选择宽度范围对门式电控调试测频器的信号选择精确几乎不存在太大的因素影响)。BZH和TF分别依次使用了这样一个是个高速待检频率信号的计数器.BZH对被检预测标准单位待检预测测试频率信号函数中的信号(被检标准单位待测频率信号的函数分别作为参数小于s和Fs)依次重新进行了计数,设计该信号参数后的计算结果表示为参数S=Ns;TF对被测预检标准待检预测标准频率函数信号(被检标准待测频率信号函数为小于S的S和Fx)依次重新进行计数,计数后的计算结果为参数S=Nx,则为参数S=N有FxNx=Fs1.2系统设计指标在传统测量频率的方法中，被测信号的频率发生变化，它的测量精度也发生变化。使用局限很大，然而等精度频率计测量精度很高，并且测试频段一直保持完全准确，被测精度不会随被测信号频率变化而发生变化。利用该款单片机与专用CPLD联合设计一款等效高精度频率计,待发被测信号脉冲的自动检测及脉冲计数计算部分由专用CPLD自动实现,CPLD的脉冲计数计算结果的发送由专用单片机自动进行频率计算,并将最终脉冲频率计算结果显示在一个数码管上。要求该频率计产品具有较高的精度测量测试精度,且在整个振动频率测量区域内都能始终保持恒定的精度测试测量精度,具体测量指标要求如下:a)产品具有适用频率范围测试显示功能:适用测频频率范围100hz~5mhz。测频误差精度:相对误差恒定值为额定基准工作频率的万分之一。b)产品具有脉宽精度测试控制功能:正常测试脉宽范围10μs~1s,测试脉宽精度:0.1μs。c)本机具有根据占空比控制测试时间功能:保证测试时间精度1%~99%。d）具有相位测试功能。1.3时序分析频率计的基本工作过程为：CPLD中计数器计数——单片机接收计数结果——清零计数器——计算频率——显示。输入信号频率最高为10MHz。可调节的闸门，能使频率较高时，计数器的计数范围不至于过大，这样可以节省CPLD上的资源开销，并减轻单片机的运算量。不同宽度的闸门在时钟信号的分频链上选择得到。调节闸门由单片机判断出输入信号的频率所在范围之后完成。CPLD在单片机接收计数结果、清零计数器、计算得到信号频率、调节闸门之后才有必要开始新一轮计数。而CPLD每有新一轮计数结果须发送信号通知单片机，此时单片机正在循环显示频率，直至需要开始接收新的计数结果。为及时响应，应将此信号接至单片机的P3.2（外部中断0）或P3.3（外部中断1）引脚触发一个外部中断。中断函数不妨简单地写为改变一个标志位的值，将此标志位作为显示循环是否结束的判断条件。这个位变量名为busy。每当外部中断被触发，busy置1，意味着单片机将结束显示循环；接着单片机将“忙碌于”接收、清零、计算、调节。每当这几个环节结束，busy置0，表示单片机已不“忙碌”，正在显示。如下图所示。其中，清零信号可以在接收结束和busy置0前任意时刻给出。图2-5busy波形这样，CPLD什么时候开始新一轮计数也需要用到这个busy变量作为判断条件，故用单片机中的P3.7定义busy为sbit型变量，并将P3.7引脚连接到CPLD。CPLD这样判断：CPLD中用一个newcnt标志位来表示是否开始新的计数，newcnt值只在闸门上升沿时改变，每次闸门上升沿时判断busy是否为1，若为1，newcnt置0，不允许计数；反之，newcnt置1，允许计数。每次输入信号（或时钟信号）下降沿时判断newcnt是否为1，若为1，进行计数；反之，不进行计数，即锁存计数结果。这样可以保证每一轮计数都是在一个完整的闸门时间内进行的，因为是否计数是在每次闸门上升沿时决定的。现在需要讨论的是CPLD。在还没有新的外部计数中断结果时怎样自动发送一个信号源并触发一个单片机的一个外部计数中断。单片机外部直流电压温度中断线路触发方式有低直流外部电压温度水平和直流电压温度下降沿直流中断线路触发两种主要工作触发方式。。对于低电平中断方式，在响应之后还必须及时撤消该引脚上的低电平信号或者是采用其他方法来避免重复响应，比如响应（busy置1）之后关掉这个外部中断，直到busy置0后才开启，这对前面讨论的工作过程并无影响，因为本来外部中断就是在busy为0时才有可能被CPLD触发。也可以使CPLD发出一个下降沿信号触发单片机中断，这样单片机不必反复地开启和关闭这个外部中断，程序略显简洁。具体实现方法是：CPLD中取一个引脚连接到单片机P3.2或P3.3引脚，变量名为news，每当闸门下降沿时，判断newcnt是否为1，若为1，表示有一轮新的计数结果，需要通知单片机，此时该引脚发出下降沿。因为需要的是下降沿，所以news置0前应已被置1，可以在闸门上升沿时将news置1。1.3设计原理本设计主要由单片机STC89C52芯片、MAXII芯片、和液晶显示器等部分组成。由用户通过连接单片机的输入，后经过单片机和MAXII进行频率判断。本系统共有两部分构成，即硬件部分与软件部分。其中各个电源开关硬件系统组成部分主要由各个电源硬件输入、显示、信号采集处理、判断等部分组成，软件部分对应的由CPLD程序、单片机程序、LCD显示程序、等组成。1.4系统方案设计框图液晶显示模块液晶显示模块单片机模块限流电阻网络CPLD时钟模块放大整形模块电源模块电源模块待测信号图2-6原理框图等精度频率计的系统框图如图2-6所示,该系统主要包括外接电源模块、信号放大整形电路、测频电路、标准频率源、单片机控制模块、显示模块和时钟模块模块。其中，信号放大整形电路用来完成对待测信号的前端处理，以便作为FPGA的输入信号。测频电路是系统的核心电路模块，由FPGA实现。标准频率源由波形发生器实现，为FPGA提供标准频率信号。单片机电路模块也是本系统的核心之一，控制FPGA进行测频操作，并读取测频数据，做出相应数据处理。显示模块釆用LCD1602液晶显示屏显示测试结果。1.5主要器件的选型1.5.1单片机的选型单片机功能介绍单片式微机控制模块直接实现了对整个数字测频控制系统的实时控制,其中主要包括了cpu和两个数码管的实时显示和自动控制。测频所需要主机允许的控制信号由一个数控单片机在测频输入口自动地发出,并且一个测频单片机的一个p0口主机有程序地负责对其进行一个测频周期的循环并有程序地不断地读取和发送给一个单片机各自发送的各种自动测频检验结果中的数据(BZH、TF)两个自动计数器中的各种自动测试。数测频的结果,每次都只能够分别向用户传输8位(或8位)的测频数据),,p0口负责向一个单片机端口发送一个终止控制记数信号,单片的主机也就是是说可以通过完全终止的控制信号输出来直接知道每次测频所允许需要的一个记数信号是否完全终止,以此来决定何时主机才能完全开始终止读取这些测频数据。STC89C52芯片STC89C52RC主要功能是由美国stc公司自主研发和设计生产的一种低成本功耗、高性能的8位数字微控制器,它是一个8k一个十二行字节的控制单元系统及一个flash的存储器。stc89c5rc虽然使用了最比较经典的mcs-51单片上主机,但是它们都已经进行了许多次改进才最终让我们使这些单片上的芯片本身已经拥有了一些在传统51单片上主机所不能实现的许多功能。在单个控制芯片上,拥有灵巧的8位命令cpu和在整个操作系统中自动顺序执行一个可编程命令flash,使得lstc89c5为许多需要嵌入式控制器和应用管理系统的专业开发者用户提供了高灵活、超有效的控制解决模式方案。芯片功能具有以下几个基本标准的主要功能特点:8k位外部数字第一节线,flash,51字节线eram,3位外部数字中断i/o口线,看门狗外部数字中断定时器,内置4kb,eeprom,max810复位数字电路,3个16位外部数字中断定时器/6位数字计数器,4个外部编码数字复位中断,一个7向量4级外部数字复位中断数据串口连接结构(它本身所指的也就是一个完全可以兼容于所有采用传统51的5向程测量级外部数字复位中断数据串口连接结构),全双工文字数码复位中断数字串行口。另外,stc89c5可以通过自动调低冰箱温度直接加热达到0hz的一个非常静态节电逻辑降温操作系统软件模式来使你进行降温操作,支持各种逻辑操作的该软件也可以使你完全可以以此为己任的选择一个非常动态的降温节电逻辑操作软件模式。在这种没有无限制余额或没有空闲或大工作量的模式下,cpu都可能会自动暂时化或停止正常系统运行的所有工作,允许之后的工作ram、定时器/自动定时计数器、串口、中断器等都会自动继续正常运行工作。在主机掉电自动保护的工作方式下,rami的内容被放入振荡器继续保存,振荡器被主机冷却和硬件冻结,单片机的一切正常工作状态都会暂时化或停止,直到没有下一个主机故障可能发生主机中断或者主机硬件恢复正常工作为止。最高正常工况时间运作尖峰频率35MHz,6T/12T可选STC89C52芯片图STC89C52芯片各引脚如图2-7所示图2-7STC89C52芯片引脚图1.5.2CPLD介绍即器件的选型CPLD/FPGA原理FPGA这个关键词也就是总线阵列的一个英文字母全称就是FieldProgrammableGateArray的一个拉丁英文字母缩写,即现场网络应用系统中的一个通用可编程形式总线-也称门扑式总线阵列,它主要是在应用PAL、GAL、EPLD等现场可编程阵列器件的技术基础上进一步研究发展的技术产物。它主要指的是目前作为传统专用可编程定制集成电路(ASIC)应用领域的器件中的一种半导体定制集成电路而逐步发展和出现的,既有效地解决了传统定制集成电路的不足,又有效地克服了目前我国原有的专用可编程电路器件中入门电路参数有限的基本缺陷。FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1)芯片采用采用FPGA芯片设计出的ASIC集成电路,用户不必再需要直接投片进行生产,就这样能快速得到一套合用的设计芯片。2)FPGA它也可以用做其它全方位定制或半定制产品ASIC集成电路的应用中试试验样片。3)FPGA内部有丰富的触发器和I/O引脚。4)FPGA它是各类ASIC集成电路中器件设计完成周期最短、开发过程费用最低、的重要器件之一。5)FPGA这是一种主要采用高速频率chmos的高频制造电路工艺,功耗低,并且它们能够与高速cmos、ttl等高电平电路进行无缝兼容。MAXiiEPM240T100C5N芯片介绍本设计选用EPM240T100C5N芯片。因为MAXII系列是一款即开即用非挥发性的CPLD产品，它由基于0.18μm技术的6层金属Flash组成，其密度从240至2210逻辑单元LE即128至2210等效宏，具有非挥发性的8K比特存储器。MAXII为客户端提供了高速、高性能的IO端口,这些端口可靠地与其他架构的CPLD端口进行对接。以多电压核、用户flash存储器ufm和增强型在线编程ISP为主要特色的MAXII,被广泛应用于各种可编程的减少成本和功耗大小的各种类型可编程的解决方案,例如总线桥连接器,I/O扩展,上电复位(por)和时间顺序控制,以及各种设备的配置器。MAXII为客户端提供了高速、高性能的IO端口,这些端口可靠地与其他架构的CPLD端口进行对接。以多电压核、用户flash存储器UFM和增强型在线编程ISP为主要特色的MAXII,被广泛应用于各种可编程的减少成本和功耗大小的各种类型可编程的解决方案,例如总线桥连接器,I/O扩展,上电复位(POR)和时间顺序控制,以及各种设备的配置器。1.5.3显示器件的选型工业字符型液晶屏,能够同时显示16x0即3个字符,160液晶屏也叫160字符型液晶屏。它是一种专门用来显示字母、数字、符号等的点阵型液晶模块。它由若干个5X7或者5X11等点阵字符位组成,