2025年FPGA上机模拟题(带答案)

2025年FPGA上机模拟题(带答案)题目要求设计一个基于FPGA的实时图像边缘检测系统，实现Sobel算子对VGA分辨率（640×480）灰度图像的实时处理，输出二值化边缘结果。具体要求如下：1.功能需求-输入：8位灰度图像像素（CLK=100MHz，行同步HSYNC、场同步VSYNC、数据有效信号DE、8位像素数据DATA_IN）；-输出：1位二值化边缘像素（行同步HSYNC_OUT、场同步VSYNC_OUT、数据有效信号DE_OUT、1位边缘数据EDGE_OUT）；-处理要求：支持实时逐行处理，无帧缓存延迟（即输入第N行像素时，输出第N-2行的边缘结果）；-边缘检测：采用3×3Sobel算子，计算梯度幅值后与阈值（固定为128）比较，大于阈值输出1（边缘），否则输出0；-边界处理：图像边缘（前2行/列、后2行/列）直接输出0（无边缘）。2.模块划分系统需划分为以下子模块：-输入缓存模块：缓存连续3行像素数据，生成3×3滑动窗口；-Sobel计算模块：基于3×3窗口计算水平梯度Gx、垂直梯度Gy，输出梯度幅值；-阈值比较模块：将梯度幅值与阈值比较，输出二值化结果；-同步信号对齐模块：对齐输入输出同步信号（HSYNC、VSYNC、DE），确保输出时序与输入匹配。3.性能要求-时钟频率100MHz下，满足时序约束（建立时间≤1ns，保持时间≥0.5ns）；-资源占用：LUT≤3000，FF≤2500，BRAM≤2个（18Kb）。答案一、模块设计与代码实现1.输入缓存模块（Line_Buffer）功能：缓存当前行、前一行、前两行的像素数据，输出3×3滑动窗口（每行640像素，共3行）。实现方式：使用双端口BRAM存储前两行数据，当前行通过移位寄存器缓存。```verilogmoduleLine_Buffer(inputclk,inputrst_n,inputde_in,//输入数据有效信号input[7:0]data_in,//输入像素数据outputreg[7:0]window[0:2][0:2]//3x3窗口输出（row0:当前行，row1:前一行，row2:前两行）);reg[7:0]current_line[0:639];//当前行移位寄存器（640级）reg[7:0]prev_line1[0:639];//前一行BRAM（双端口）reg[7:0]prev_line2[0:639];//前两行BRAM（双端口）reg[9:0]col_cnt;//列计数器（0-639）regline_valid;//行有效标志（列计数器≥2时有效）//列计数器更新（仅当de_in有效时）always@(posedgeclkornegedgerst_n)beginif(!rst_n)begincol_cnt<=10'd0;endelseif(de_in)begincol_cnt<=(col_cnt==10'd639)?10'd0:col_cnt+10'd1;endend//当前行移位寄存器（每周期存入新数据，输出当前及前两列）always@(posedgeclk)beginif(de_in)begincurrent_line[col_cnt]<=data_in;if(col_cnt>=10'd2)begin//列≥2时，窗口列有效window[0][0]<=current_line[col_cnt-2];//当前行，前两列window[0][1]<=current_line[col_cnt-1];//当前行，前一列window[0][2]<=current_line[col_cnt];//当前行，当前列endendend//前一行、前两行BRAM更新（场消隐期间写入）regvsync_delay;inputvsync_in;always@(posedgeclk)vsync_delay<=vsync_in;//场同步下降沿时，将当前行存入前一行BRAM，前一行存入前两行BRAMalways@(posedgeclk)beginif(vsync_in&&!vsync_delay)begin//场消隐开始prev_line2<=prev_line1;prev_line1<=current_line;endend//前一行、前两行数据输出（列≥2时有效）always@(posedgeclk)beginif(col_cnt>=10'd2&&de_in)beginwindow[1][0]<=prev_line1[col_cnt-2];//前一行，前两列window[1][1]<=prev_line1[col_cnt-1];//前一行，前一列window[1][2]<=prev_line1[col_cnt];//前一行，当前列window[2][0]<=prev_line2[col_cnt-2];//前两行，前两列window[2][1]<=prev_line2[col_cnt-1];//前两行，前一列window[2][2]<=prev_line2[col_cnt];//前两行，当前列endendendmodule```2.Sobel计算模块（Sobel_Core）功能：根据3×3窗口计算Gx（水平梯度）、Gy（垂直梯度），输出梯度幅值（|Gx|+|Gy|）。```verilogmoduleSobel_Core(inputclk,input[7:0]window[0:2][0:2],//3x3输入窗口inputwindow_valid,//窗口有效标志（列≥2且行≥2时有效）outputreg[15:0]grad_mag//梯度幅值（16位防止溢出）);//Sobel算子系数：Gx=[-10+1;-20+2;-10+1]，Gy=[-1-2-1;000;+1+2+1]wire[15:0]gx=(window[0][2]+2window[1][2]+window[2][2])-(window[0][0]+2window[1][0]+window[2][0]);wire[15:0]gy=(window[2][0]+2window[2][1]+window[2][2])-(window[0][0]+2window[0][1]+window[0][2]);//计算绝对值并求和（考虑符号位）reg[15:0]abs_gx,abs_gy;always@()beginabs_gx=(gx[15])?(~gx+1'b1):gx;//负数取补码abs_gy=(gy[15])?(~gy+1'b1):gy;end//输出梯度幅值（流水线寄存器级）always@(posedgeclk)beginif(window_valid)begingrad_mag<=abs_gx+abs_gy;endelsebegingrad_mag<=16'd0;//边界区域幅值为0endendendmodule```3.阈值比较模块（Threshold）功能：将梯度幅值与阈值（128）比较，输出二值化边缘结果。```verilogmoduleThreshold(inputclk,input[15:0]grad_mag,//输入梯度幅值inputdata_valid,//数据有效标志outputregedge_out//二值化边缘（1:边缘，0:非边缘）);parameterTHRESHOLD=16'd128;//固定阈值always@(posedgeclk)beginif(data_valid)beginedge_out<=(grad_mag>=THRESHOLD)?1'b1:1'b0;endelsebeginedge_out<=1'b0;//边界区域输出0endendendmodule```4.同步信号对齐模块（Sync_Align）功能：将输入的HSYNC、VSYNC、DE信号延迟2行（因3×3窗口需要前两行数据），与输出边缘数据对齐。```verilogmoduleSync_Align(inputclk,inputrst_n,inputhsync_in,inputvsync_in,inputde_in,outputreghsync_out,outputregvsync_out,outputregde_out);//行延迟计数器（2行延迟）reg[1:0]line_delay_cnt;regde_in_delay;always@(posedgeclkornegedgerst_n)beginif(!rst_n)beginline_delay_cnt<=2'd0;de_out<=1'b0;hsync_out<=1'b0;vsync_out<=1'b0;endelsebegin//检测行有效下降沿（HSYNC上升沿为行开始）if(hsync_in&&!de_in_delay)beginline_delay_cnt<=(line_delay_cnt==2'd2)?2'd2:line_delay_cnt+2'd1;endde_in_delay<=de_in;//延迟2行后输出同步信号if(line_delay_cnt==2'd2)beginhsync_out<=hsync_in;vsync_out<=vsync_in;de_out<=de_in;endelsebeginhsync_out<=1'b1;//行消隐期HSYNC为高vsync_out<=vsync_in;de_out<=1'b0;endendendendmodule```二、仿真验证测试平台（Testbench）生成256级灰度渐变测试图像（水平方向从0到255，垂直方向固定），验证边缘检测结果是否正确（水平边缘应清晰）。```verilogmoduletb_sobel_system;regclk,rst_n;reg[7:0]data_in;reghsync_in,vsync_in,de_in;wireedge_out,hsync_out,vsync_out,de_out;//实例化被测系统Sobel_Systemuut(.clk(clk),.rst_n(rst_n),.hsync_in(hsync_in),.vsync_in(vsync_in),.de_in(de_in),.data_in(data_in),.hsync_out(hsync_out),.vsync_out(vsync_out),.de_out(de_out),.edge_out(edge_out));//时钟生成（100MHz）initialclk=1'b0;always5clk=~clk;//复位与测试激励initialbeginrst_n=1'b0;hsync_in=1'b1;//初始行消隐vsync_in=1'b1;//初始场消隐de_in=1'b0;data_in=8'd0;20rst_n=1'b1;//生成场同步（525行，其中480行为有效行）vsync_in=1'b0;//场有效开始1000;//等待复位完成//生成2行测试数据（行0:0~255渐变，行1:0~255渐变）for(intline=0;line<480;line++)beginhsync_in=1'b0;//行有效开始for(intcol=0;col<640;col++)beginde_in=1'b1;data_in=col[7:0];//水平渐变10;//100MHz时钟周期endde_in=1'b0;hsync_in=1'b1;//行消隐100;//行消隐时间endvsync_i