CN112420103B 半导体存储器件、半导体存储系统及其驱动方法 （爱思开海力士有限公司）

(12)发明专利审查员张娜娜公司11363专利代理师许伟群阮爱青方法生成信号用于以各种模式选择存储层中的多个述临时代码用于将存储单元分类为临时近单元于模式生成信号和校正代码而生成第一重置信21.一种半导体存储器件，包括控制电路块和与所述控制电路块电连接的多个存储层，所述多个存储层中的每个存储层包括使用可变电阻元件作为储存介质的多个存储单元，所述半导体存储器件包括：区域重置电路，其被配置为接收临时代码和所选存储单元的地址以基于所述多个存储层的位错误率而重置远单元区域、中间单元区域和近单元区域，模式生成块，其被配置为接收行地址、列地址和存储层选择信号而生成多个模式生成信号，所述多个模式生成信号用于以各种模式选择在所选存储层中的多个存储单元；位置校正块，其被配置为接收所述临时代码以将所述存储层的位置反映在所述临时代码中并且输出校正代码，所述临时代码用于将所述存储单元分类为临时近单元区域和临时位置确定块，其被配置为基于所述多个模式生成信号和所述校正代码而生成第一重置信号至第三重置信号以重置所述近单元区域、所述中间单元区域和所述远单元区域。2.如权利要求1所述的半导体存储器件，其中，所述模式生成块被配置为基于所述行地址、所述列地址和所述存储层选择信号来生成以一位、两位、四位、八位和十六位为单位选择所述所选存储层中的所述多个存储单元的所述多个模式生成信号。3.如权利要求1所述的半导体存储器件，其中，所述模式生成块包括：第一模式生成器，其被配置为将所述行地址的第一位与所述列地址的第一位进行组合以输出以一位为单位选择存储单元的第一模式生成信号和第一进位信号；第二模式生成器，其被配置为响应于通过将所述行地址的第二位与所述列地址的第二位进行组合生成的一对第一控制信号而输出以两位为单位选择存储单元的第二模式生成信号和第二进位信号中的至少一个，其中，所述第二模式生成信号和所述第二进位信号包括所述第一进位信号或所述列地址的第二位信号；第三模式生成器，其被配置为响应于通过将所述行地址的第三位与所述列地址的第三位进行组合生成的一对第二控制信号而输出以四位为单位选择存储单元的第三模式生成信号和第三进位信号中的至少一个，其中，所述第三模式生成信号和所述第三进位信号包括所述第二进位信号或所述列地址的第三位信号；以及第四模式生成器，其被配置为响应于通过将所述行地址的第四位与所述列地址的第四位进行组合生成的一对第三控制信号而输出以八位为单位选择存储单元或以十六位为单位选择存储单元的第四模式生成信号和第四进位信号。4.如权利要求1所述的半导体存储器件，其中，所述位置校正块包括：至少一个寄存器，其被配置为储存所述存储层的位置代码，并且输出响应于所述存储层选择信号而选择的所述存储层的所述位置代码；以及加法器，其被配置为将所述临时代码加到从所述寄存器输出的所述所选存储层的所述5.如权利要求1所述的半导体存储器件，其中，所述存储层选择信号包括根据层叠位置而变化的多个地址位，并且所述位置校正块包括加法器，所述加法器被配置为将所述存储层选择信号的地址位与所述临时代码的地址位相加。6.如权利要求3所述的半导体存储器件，其中，所述临时代码包括第一临时代码和第二3临时代码，第一模式组合器，其被配置为基于以所述第一临时代码为基础生成的第一校正代码和所述多个模式生成信号而生成第一区域设置代码；第二模式组合器，其被配置为基于以所述第二临时代码为基础生成的第二校正代码和所述多个模式生成信号而生成第二区域设置代码；以及信号组合器，其被配置为基于所述第一区域设置代码和所述第二区域设置代码而生成所述第一重置信号至第三重置信号，其中，当选择在所述存储层的第一区处与所述控制电路块连接的存储单元时，所述第一临时代码限定所述远单元区域的边界，以及其中，当选择在所述存储层的第二区处与所述控制电路块连接的存储单元时，所述第二临时代码限定所述远单元区域的边界，其中所述存储层的所述第二区与所述存储层的所述第一区相对。7.如权利要求6所述的半导体存储器件，其中，所述第一模式组合器和所述第二模式组合器中的每个被配置为将由所述第一校正代码或所述第二校正代码设置的所述远单元区域加到由所述第一模式生成信号至第五模式生成信号设置的所选存储单元的区域或从由所述第一模式生成信号至第五模式生成信号设置的所选存储单元的区域减去由所述第一校正代码或所述第二校正代码设置的所述远单元区域以生成所述第一区域设置代码或所述第二区域设置代码。8.如权利要求6所述的半导体存储器件，其中，所述第一模式组合器和所述第二模式组合器中的每个包括：1-2位组合器，其被配置为将所述第一模式生成信号、所述第二模式生成信号、所述第一校正代码或所述第二校正代码的第一位以及所述第一校正代码或所述第二校正代码的第二位彼此组合而生成1-2位设置代码；3位组合器，其被配置为将所述第一校正代码或所述第二校正代码的第三位与所述第三模式生成信号组合而生成3位设置代码；4位组合器，其被配置为将所述第一校正代码或所述第二校正代码的第四位与所述第四模式生成信号组合而生成4位设置代码；以及5位组合器，其被配置为将所述第一校正代码或所述第二校正代码的第五位与第五模式生成信号组合而生成5位设置代码。9.如权利要求6所述的半导体存储器件，其中，所述信号组合器被配置为输出第一重置信号，以将由所述第一区域设置代码限定的部分与由所述第二区域设置代码限定的部分之间的共同部分重置为所述远单元区域，其中，所述信号组合器被配置为输出第二重置信号，以将由所述第一区域设置代码限定的部分与由所述第二区域设置代码限定的部分之间的非共同部分重置为所述中间单元其中，所述信号组合器被配置为输出第三重置信号，以将除了由所述第一区域设置代码限定的部分与由所述第二区域设置代码限定的部分之外的部分重置为所述近单元区域。4控制器，其包括临时代码设置器，所述临时代码设置器被配置为将存储层的临时远单元区域和临时近单元区域的信息储存并改变为临时代码，所述控制器被配置为输出所述临时代码和所选存储单元的地址；以及多个存储层，所述多个存储层中的每个存储层包括使用可变电阻元件作为储存介质的多个存储单元；控制电路块，其被配置为生成用于控制所述存储层的信号；区域重置电路，其被配置为接收所述临时代码和所述地址而生成用于重置远单元区域、中间单元区域和近单元区域的第一重置信号至第三重置信号；以及位错误确定块，其被配置为接收所述第一重置信号至第三重置信号而确定基于所述存储层的区域的位错误率，其中，所述临时代码设置器被配置为接收由所述位错误确定块测量的所述位错误率而将所述临时远单元区域的边界改变并且输出所述临时代码。11.如权利要求10所述的半导体存储系统，其中，所述区域重置电路包括：模式生成块，其被配置为接收从所述控制器提供的行地址、列地址和存储层选择信号，并且生成多个模式生成信号，所述多个模式生成信号用于以各种模式选择所选存储层中的所述多个存储单元；位置校正块，其被配置为接收所述临时代码，将所述存储层的位置反映在所述临时代位置确定块，其被配置为基于所述模式生成信号和所述校正代码而生成第一重置信号至第三重置信号以重置近单元区域、中间单元区域和远单元区域。12.如权利要求11所述的半导体存储系统，其中，所述模式生成块被配置为基于所述行地址、所述列地址和所述存储层选择信号来生成：第一模式生成信号，其用于以一位的存储单元为单位选择所述存储层；第二模式生成信号，其用于以两位的所述存储单元为单位选择所述存储层；第三模式生成信号，其用于以四位的所述存储单元为单位选择所述存储层；第四模式生成信号，其用于以八位的所述存储单元为单位选择所述存储层；以及第五模式生成信号，其用于以十六位的所述存储单元为单位选择所述存储层。13.如权利要求12所述的半导体存储系统，其中，所述位置校正块包括：至少一个寄存器，其被配置为储存用于指示所述存储层的位置的位置代码，并且输出响应于所述存储层选择信号而选择的所述存储层的所述位置代码；以及加法器，其被配置为将所述临时代码加到从所述寄存器输出的所述所选存储层的所述位置代码中，并且输出所述校正代码。14.如权利要求12所述的半导体存储系统，其中，所述存储层选择信号包括根据层叠位置而增加的多个地址位，并且所述位置校正块包括加法器，所述加法器被配置为将所述存储层选择信号的地址位与所述临时代码的地址位相加。15.如权利要求12所述的半导体存储系统，其中，所述临时代码包括第一临时代码和第二临时代码，5第一模式组合器，其被配置为基于以所述第一临时代码为基础生成的第一校正代码和所述模式生成信号而生成第一区域设置代码；第二模式组合器，其被配置为基于以所述第二临时代码为基础生成的第二校正代码和所述模式生成信号而生成第二区域设置代码；以及信号组合器，其被配置为基于所述第一区域设置代码和所述第二区域设置代码而生成所述第一重置信号至第三重置信号，其中，当选择在所述存储层的第一区处与所述控制电路块连接的存储单元时，所述第一临时代码限定所述远单元区域的边界，以及其中，当选择在所述存储层的第二区处与所述控制电路块连接的存储单元时，所述第二临时代码限定所述远单元区域的边界，其中所述存储层的所述第二区与所述存储层的所述第一区相对。16.如权利要求15所述的半导体存储系统，其中，所述第一模式组合器和所述第二模式组合器中的每个被配置为将由所述第一校正代码或所述第二校正代码设置的所述远单元区域加到由所述第一模式生成信号至第五模式生成信号设置的所述所选存储单元的区域或从由所述第一模式生成信号至第五模式生成信号设置的所述所选存储单元的区域减去由所述第一校正代码或所述第二校正代码设置的所述远单元区域来生成所述第一区域设置代码或所述第二区域设置代码。17.如权利要求15所述的半导体存储系统，其中，所述信号组合器被配置为输出第一重置信号，以将由所述第一区域设置代码限定的部分与由所述第二区域设置代码限定的部分之间的共同部分重置为所述远单元区域，其中，所述信号组合器被配置为输出第二重置信号，以将由所述第一区域设置代码限定的部分与由所述第二区域设置代码限定的部分之间的非共同部分重置为所述中间单元其中，所述信号组合器被配置为输出第三重置信号，以将除了由所述第一区域设置代码限定的部分与由所述第二区域设置代码限定的部分之外的部分重置为所述近单元区域。18.如权利要求10所述的半导体存储系统，其中，所述位错误确定块被配置为测量由所述第一重置信号至第三重置信号来重置的所述远单元区域、所述中间单元区域和所述近单其中，所述位错误确定块被配置为将所测量的位错误率传输至所述控制器。19.如权利要求10所述的半导体存储系统，其中，所述临时代码设置器包括：存储器，其被配置为用于储存所述远单元区域、所述中间单元区域和所述近单元区域的目标位错误率；比较器，其被配置为将所测量的位错误率与所述目标位错误率进行比较而输出比较结代码调节器，其被配置为基于所述比较结果来调整所述临时代码的位以改变对应区域的边界。20.如权利要求19所述的半导体存储系统，其中，当所测量的所述对应区域的位错误率高于所述对应区域的所述目标位错误率时，所述代码调节器调整所述临时代码的位以增大所述对应区域的面积。621.一种驱动方法，用于驱动如权利要求10至20中的任一项所述的半导体存储系统，所述方法包括：测量所述半导体存储系统的存储层中的远单元区域、中间单元区域和近单元区域的位错误率；将所述单元区域之中的所选区域的位错误率与所述所选区域的目标位错误率进行比当所测量的对应区域的位错误率高于所述对应区域的所述目标位错误率时，改变临时代码以增大所述对应区域的面积。22.如权利要求21所述的方法，其中，所述临时代码包括用于限定所述存储层的所述远单元区域的边界的地址信息。7[0001]相关申请的交叉引用[0002]本申请要求2019年8月21日提交的申请号为10-2019-0102537的韩国专利申请的技术领域[0003]本发明的各种示例性实施例总体而言涉及一种半导体存储器件、包括所述半导体存储器件的半导体存储系统及驱动所述半导体存储系统的方法，更具体地，涉及能够基于位置要素和位错误率(biterrorratio)来区分开存储层(memorydeck)的区域的半导体存储器件、包括所述半导体存储器件的半导体存储系统及驱动所述半导体存储系统的方背景技术[0004]最近，已经广泛开发了下一代存储器件来代替DRAM和闪存器件。下一代存储器件可以包括电阻变化存储器件，该电阻变化存储器件包括具有根据施加的偏压而快速改变电阻以切换至少两个电阻状态的材料(即，可变电阻材料)。电阻变化存储器件可以包括相变随机存取存储器(PCRM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)、铁电[0005]电阻变化存储器件可以包括具有交叉点阵列结构的存储单元阵列。交叉点阵列结构可以布置在字线与位线之间，其中访问元件和存储单元可以交替布置。[0006]交叉点阵列型电阻变化存储器件可能具有可靠性问题，诸如由于靠近控制块的单元与远离控制块的单元之间的电阻差而引起的读取干扰、循环耐久性等。发明内容[0007]在本公开的示例性实施例中，半导体存储器件可以包括电阻变化存储器件，该电阻变化存储器件包括控制电路块和与该控制电路块电连接的多个存储层。所述半导体存储器件可以包括模式生成块、位置校正块和位置确定块。所述模式生成块可以接收行地址、列地址和存储层选择信号而生成多个模式生成信号，所述多个模式生成信号用于以各种模式选择存储层中的多个存储单元。所述位置校正块可以接收临时代码并且将存储层的位置反映在临时代码以输出校正代码，所述临时代码用于将存储单元分类为临时近单元区域和临时远单元区域。所述位置确定块可以基于模式生成信号和校正代码而生成第一重置信号至第三重置信号以重置近单元区域、中间单元区域和远单元区域。[0008]在本公开的示例性实施例中，半导体存储系统包括控制器和存储器件。所述控制器可以包括临时代码设置器，所述临时代码设置器被配置为将存储层的临时远单元区域和临时近单元区域的信息储存并改变为临时代码。所述控制器可以输出所述临时代码和所选存储单元的地址。所述存储器件包括多个存储层(memorydeck)、控制电路块、区域重置电路以及位错误(biterror)确定块。所述控制电路块被配置为生成用于控制所述存储层的8信号。所述区域重置电路可以接收所述临时代码和所述地址而生成用于重置远单元区域、中间单元区域和近单元区域的第一重置信号至第三重置信号。所述位错误确定块可以接收所述第一重置信号至第三重置信号而确定基于所述存储层的区域的位错误率(biterrorratio)。所述临时代码设置器可以接收由所述位错误确定块测量的位错误率而将所述临时远单元区域的边界改变并且输出所述临时代码。[0009]在本公开的示例性实施例中，在驱动半导体存储系统的方法中，可以测量存储层中被分类为远单元区域、中间单元区域和近单元区域的区域的位错误率。将所述单元区域之中的所选区域的位错误率与所述所选区域的目标位错误率进行比较。当所测量的所述位错误率高于所述目标位错误率时，改变临时代码以增大所述所选区域的面积。附图说明[0010]从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述的方面和其他方面、特征以及优点。[0011]图1是示出根据示例性实施例的半导体存储系统的框图。[0012]图2是示出根据示例性实施例的电阻变化存储器件的存储单元阵列(MCA)的视图。[0013]图3是示出根据示例性实施例的存储单元的电路图。[0014]图4是示出根据示例性实施例的层叠型电阻变化存储器件的存储单元阵列的透视[0015]图5是示出根据示例性实施例的区域重置电路的框图。[0016]图6是示出根据示例性实施例的模式生成块的框图。[0017]图7是示出图6中的控制信号发生器的框图。[0018]图8是示出图7中的第一至第三控制信号发生器的电路图。[0019]图9是示出根据示例性实施例的第一模式生成器的电路图。[0020]图10是示出根据第一模式生成信号而所选的存储单元的分布的图表。[0021]图11是示出根据示例性实施例的第n模式生成器(n=二、三、四)的电路图。[0022]图12是示出根据第二模式生成信号而在存储层中所选的存储单元的分布的图表。[0023]图13是示出根据第三模式生成信号而在存储层中所选的存储单元的分布的图表。[0024]图14是示出根据第四模式生成信号而在存储层中所选的存储单元的分布的图表。[0025]图15是示出根据第五模式生成信号而在存储层中所选的存储单元的分布的图表。[0026]图16A和图16B是示出根据示例性实施例的位置校正块230的框图。[0027]图17是示出根据示例性实施例的各瓦片(tile)中存储层(deck)的近单元区域的分布的平面图。[0028]图18是示出根据示例性实施例的位置确定块的框图。[0029]图19是示出根据示例性实施例的第一模式组合器的电路图。[0030]图20至图23是示出根据示例性实施例的根据区域设置代码而所选的存储单元的分布的图表。[0031]图24是示出根据示例性实施例的信号组合器的电路图。[0032]图25是示出根据示例性实施例的设置存储层的区域的方法的视图。[0033]图26是示出根据示例性实施例的包括位错误确定块的半导体存储系统的框图。9[0034]图27是示出根据示例性实施例的临时代码设置器的框图。[0035]图28是示出根据示例性实施例的临时代码设置器的操作的流程图。具体实施方式[0036]将参考附图更详细地说明本发明的各种实施例。附图是各种实施例(和中间结构)的示意图。这样，可以预期由于例如制造技术和/或公差而导致图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文中所示出的特定构造和形状，而是可以包括在不脱离所附权利要求书所限定的本发明的精神和范围的构造和形状上的偏差。[0037]本文中参考本发明的理想实施例的截面图和/或平面图来描述本发明。然而，本发明的实施例不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施例，但是本领域普通技术人员能够理解，可以在不脱离本发明的原理和精神的情况下对这些实施例进行改变。[0038]图1是示出根据示例性实施例的半导体存储系统的框图，图2是示出根据示例性实施例的电阻变化存储器件的存储单元阵列(MCA)的视图，并且图3是示出根据示例性实施例的存储单元的电路图。[0039]参照图1,半导体存储系统10可以包括处理器50、控制器100和半导体存储器件M。[0040]处理器50可以通过总线15来与控制器100电连接。处理器50可以向控制器100提供存储器地址及包括数据的存储器访问请求(诸如读取请求、写入请求等)。的临时代码设置器110。临时代码设置器110可以储存并设置临时代码TC1和TC2。临时代码TC1和TC2可以包括地址信息，以基于半导体存储器件M的位错误率来限定远单元区域与近单元区域之间的边界。稍后将描述临时代码设置器110的配置和操作。控制器100可以包括ECC引擎120.ECC引擎120和临时代码设置器110都可以从半导体存储器件M接收位错误率。ECC引擎120可以被设计为具有半导体存储器件M的可校正的错误量(correctableerror[0042]在一个实施例中，半导体存储器件M可以包括至少一个存储单元阵列MCA。例如，存储单元阵列MCA可以包括多个存储层和一个控制电路块CB,以控制存储层的操作。[0043]每个存储层可以包括使用可变电阻元件作为储存介质的多个存储单元。因此，半导体存储器件M可以包括电阻式存储器件。和位线BL0～BL4可以彼此相交。存储层可以包括多个存储单元MC,其布置在字线WL0存储单元MC的结构可以被称为交叉点阵列结构。[0045]参照图3,存储单元MC可以包括连接在字线WL和位线BL之间的、选择元件S与可变电阻R的组合。在字线WL和位线BL之间的每个交叉点处可以包括选择元件S与可变电阻R的组合。选择元件S可以包括二极管或MOS晶体管。选择元件S可以使用双向阈值开关(OTS:[0046]可变电阻R可以对应于储存介质。基于位线BL和字线WL之间的电压差，可变电阻R可以代表不同的电阻值。可变电阻R可以包括相变层或电阻变化层。相变层可以包括GaSb、[0047]相变层可以具有电阻相对高的非晶态和电阻相对低的结晶态。相变层可以具有因随电流量产生的焦耳热和冷却时间而改变的相。[0048]每个存储单元可以包括被配置为储存一位数据的单电平单元(singlelevelcell)。在这种情况下，根据所存储的数据，存储单元可以具有两个电阻分布。可替代地，每个存储单元可以包括被配置为储存不少于两位数据的多电平单元。在这种情况下，根据所储存的数据，存储单元可以具有四个或八个电阻分布。[0049]在交叉点阵列型存储层中，靠近控制电路块CB的存储单元(在下文中，称为近单元)可能具有劣于远离控制电路块CB的单元(在下文中，称为远单元)的读取干扰和循环耐[0050]因此，常规控制器可以基于所选存储单元MC的地址来将存储单元阵列MC储层)任意地区分为靠近控制电路块CB的近单元区域和远离控制电路块CB的远单元区域并进行控制。然而，由于半导体存储器件的存储层可以被三维地布置，因此可能难以基于二维区分来精确地控制存储层。[0051]图4是示出根据示例性实施例的层叠型电阻变化存储器件的存储单元阵列的透视[0052]参照图4,半导体衬底Sub可以包括多个瓦片(tile)区域(T1和T2)或MAT区域以及外围电路区域PB,在所述多个瓦片区域(T1和T2)或MAT区域中可以形成存储单元阵列MCA。[0053]多个存储层Deck1～Deck4可以层叠在瓦片区域T1和T2的每一个中。然而，本发明不限于此。在不同的实施例中，四个存储层Deck1、Deck2、Deck3和Deck4可以仅层叠在瓦片区域T1或T2之一中。[0054]控制电路块CB可以延伸到瓦片区域T1和T2和/或瓦片区域T1和T2之间的外围电路[0055]因为存储层Deck1～Deck4可以被三维地层叠，所以控制电路块CB的三维距离(即，高度Ha和Hb)需要反映在变量中以区分开近单元区域和远单元区域。例如，当将第三存储层Deck3的近单元区域NC3与第一存储层Deck1的近单元区域NC1进行比较时，可能难以将第三存储层Deck3的近单元区域NC3确定为近单元区域NC。[0056]因此，可能需要基于存储单元的三维位置和实际错误率来重置层叠型可变电阻存储器件的近单元区域和远单元区域。[0057]图5是示出根据示例性实施例的区域重置电路的框图。例如，存储层Deck1～Deck4中的每个可以包括16×16的存储单元区域。例如，可以通过行地址A<3:0>的四个最高有效[0058]参照图5,区域重置电路200可以被集成于半导体存储器件M的控制电路块CB。此外，区域重置电路200可以被集成到半导体存储器件M中而不被集成到控制电路块CB中。[0059]区域重置电路200可以包括模式生成块210、位置校正块230和位置确定块250。[0060]模式生成块210可以接收存储层选择信号dec_sel、MSB行地址A<3:0>和MSB列地址11B<3:0>以生成多个模式生成信号IEQ1～IEQ5。[0061]第一模式生成信号IEQ1可以以一位为单位交替地导通存储层中的存储单元。第二模式生成信号IEQ2可以以两位为单位交替地导通存储层中的存储单元。第三模式生成信号IEQ3可以以四位为单位交替地导通存储层中的存储单元。第四模式生成信号IEQ4可以以八位为单位交替地导通存储层中的存储单元。第五模式生成信号IEQ5可以以十六位为单位交替地导通存储层中的存储单元。[0062]位置校正块230可以接收存储层选择信号dec_sel以及临时代码TC1<4:0>和TC2<4:0>以生成反映有存储层Deck2～Deck4的层叠位置的校正代码CC1<4:0>和CC2<4:0>。[0063]位置确定块250可以接收模式生成信号IEQ1～IEQ5以及校正代码CC1<4:0>和CC2<4:0>以生成位置重置信号FAR_EN、MID_EN和NEAR_EN。[0064]图6是示出根据示例性实施例的模式生成块的框图，图7是示出图6中的控制信号发生器的框图，并且图8是示出图7中的第一至第三控制信号发生器的电路图。[0066]参照图6至图8,模式生成块210可以包括控制信号发生器2100、第一模式生成器2110、第二模式生成器2120、第三模式生成器2130和第四模式生成器2140。[0067]控制信号发生器2100可以包括第一控制信号发生器2100a、第二控制信号发生器2100b和第三控制信号发生器2100c。[0068]第一控制信号发生器2100a可以对行地址A<3:0>的第二位A<1>和列地址B<3:0>的第二位B<1>进行逻辑运算以生成第一控制信号S1和第一反相控制信号/S1。[0069]第二控制信号发生器2100b可以对行地址A<3:0>的第三位A<2>和列地址B<3:0>的第三位B<2>进行逻辑运算以生成第二控制信号S2和第二反相控制信号/S2。[0070]第三控制信号发生器2100c可以对行地址A<3:0>的MSBA<3>和列地址B<3:0>的MSBB<3>进行逻辑运算以生成第三控制信号S3和第三反相控制信号/S3。[0071]在示例性实施例中，第一至第三控制信号发生器2100a、2100b和2100c可以具有基本相同的配置。[0072]例如，如图8所示，第一至第三控制以被配置为执行异或非运算(exclusiveNORoperation)、异或运算和反相运算。例如，第一至第三控制信号发生器2100a、2100b和2100c中的每一个可以包括异或非门(exclusiveNORgate)2101、异或门(exclusiveOR[0073]异或非门2101可以接收存储层选择信号dec_sel和行地址位A<n>(n=1、2或3)以进行异或非运算。异或门2102可以使用来自异或非门2101的输出信号和列地址位B<n>(n=1、2或3)进行异或运算以生成第一至第三反相控制信号/S1、/S2和/S3.反相器2103可以对第一至第三反相控制信号/S1、/S2和/S3进行反相以生成第一至第三控制信号S1、S2和S3。[0074]图9是示出根据示例性实施例的第一模式生成器的电路图。[0075]参照图6和图9,第一模式生成器2110可以生成第一模式生成信号IEQ1,以在包括16×16存储单元区域的存储层中以一位为单位交替地选择存储单元。[0076]第一模式生成器2110可以接收存储层选择信号dec_sel、最低有效位(LSB)行地址A<0>和LSB列地址B<0>而生成以一位为单位导通的第一模式生成信号IEQ1。[0077]第一模式生成器2110可以被配置为执行异或非运算、第一或非运算和第二或非运算、与运算和反相运算。第一模式生成器2110可以包括异或非门2111、第一或非门2112、与[0078]异或非门2111可以接收存储层选择信号dec_sel和LSB行地址A<0>并对其进行异或非运算。第一或非门2112可以通过使用来自异或非门2111的输出信号和LSB列地址B<0>来进行或非运算。反相器2115可以对来自第一或非门2112的输出信号进行反相以生成第一进位信号(firstcarrysignal)C1。与门2113可以使用来自异或非门2111的输出信号和LSB列地址B<0>来进行与运算。第二或非门2114可以使用来自第一或非门2112的输出信号和来自与门2113的输出信号来进行或非运算以生成第一模式生成信号IEQ1。当LSB行地址A<0>与LSB列地址B<0>基本相同时，第一模式生成信号IEQ[0079]图10是示出根据第一模式生成信号而所选的存储单元的分布的图表。在图10中，x轴可以以十进制数表示行地址A<3:0>,而y轴可以以十进制数表示列地址B<3:0>。在存储单元MC之中的Ms可以代表所选的存储单元，而Mn可以代表未选的存储单元。[0080]参照图10,可以通过第一模式生成信号IEQ1来在行地址方向和列地址方向上以一位为单位交替地选择存储层中的存储单元Mc。由于可以通过将LSB行地址A<0>和LSB列地址B<0>进行组合来生成第一模式生成信号IEQ1,因此可以以一位为单位控制存储单元的选[0081]图11是示出根据示例性实施例的第n模式生成器(n=二、三、四)的电路图。第二至第四模式生成器2120、2130和2140可以具有基本相同的配置。因此，第二至第四模式生成器2120、2130和2140可以被称为第n模式生成器(n=二、三或四)。[0082]第n模式生成器2120、2130和2140可以被配置为执行反相操作和传输操作。第n模式生成器2120、2130和2140可以包括第一至第四反相器In1～In4和第一至第四传输门TM1~TM4。[0083]第一反相器In1可以对从第(n-1)模式生成器提供的第(n-1)进位信号Cn-1进行反相以输出第(n-1)反相进位信号/Cn-1。[0084]第一传输门TM1可以响应于一对第(n-1)控制信号Sn-1和/Sn-1而输出进位信号Cn-1。第二传输门TM2和第三传输门TM3可以响应于一对第(n-1)控制信号Sn-1和/Sn-1而输出反相进位信号/Cn-1.第n-1控制信号Sn-1可以被输入到第二传输门TM2的NMOS可以被输入到第二传输门TM2的PMOS晶体管、第三传输门TM3的NMOS晶体管和第四传输门TM4的PMOS晶体管。第四传输门TM4可以响应于一对第(n-1)控制信号Sn-1和/Sn-1而输出反相的第(n-1)列地址位/B<n-1>。[0085]第二反相器In2可以将来自第一传输门TM1或第二传输门TM2的输出信号进行反相并输出。[0086]第三反相器In3可以将来自第二反相器In2的输出信号进行反相以生成第n模式生成信号IEQn。第四反相器In4可以将来自第三传输门TM3或第四传输门TM4的输出信号进行反相以输出第n进位信号Cn。[0087]例如，当n为二时，第二模式生成[0088]当LSB行地址A<0>高于LSB列地址B<0>时，被使能为高电平的第一进位信号C1可以被输入到第一反相器In1中。因此，第一反相器In1可以将第一进位信号C1进行反相并输出。当LSB行地址A<0>等于或低于LSB列地址B<0>时，第一反相进位信号/C1可以被使能为高电平。[0089]基于控制信号Sn-1、/Sn-1的电平，第二反相器In2接收第一反相进位信号/C1并输出缓冲的第一进位信号C1。当LSB行地址A<0>大于LSBC1可以被使能为高电平。[0090]当第二位行地址A<1>与第二位列地址B<1>不同时，由图7和图8中的第一控制信号发生器2100a生成的第一控制信号S1可以被使能为高电平。[0091]因此，当第一控制信号S1为低(即，第二位行地址A<1>与第二位列地址B<1>基本相同)时，第一传输门TM1可以输出第一进位信号C1作为第二模式生成信号IEQ2。即，当LSB行地址A<0>等于或小于LSB列地址B<0>并且第二位行地址A<1>与第二位列地址B<1>基本相同时，第二模式信号IEQ2可以被使能为高电平。[0092]当第一控制信号S1为高(即，第二位行地址A<1>与第二位列地址B<1>不同)时，第二传输门TM2可以将反相的第一进位信号/C1输出为第二模式信号IEQ2。当第一位行地址A<0>大于第一位列地址B<0>并且第二位行地址A<1>不同于第二位列地址B<1>时，从第二传输门TM2输出的第二模式信号IEQ2可以被使能为高电平。[0093]当第一控制信号S1为低(即，第二位行地址A<1>与第二位列地址B<1>基本相同)时，第三传输门TM3可以输出被使能为高电平的反相的第一进位信号/C1。第四反相器In4可以对反相的第一进位信号/C1进行反相以输出第二进位信号C2。[0094]当第一控制信号S1为高(即，第二位行地址A<1>不同于第二位列地址B<1>)时，第四传输门TM4可以输出反相的第二位列地址/B<1>。第四反相器In4可以输出第二位列地址B<1>作为第二进位信号C2。[0095]图12是示出根据第二模式生成信号而在存储层中所选的存储单元的分布的图表，图13是示出根据第三模式生成信号而在存储层中所选的存储单元的分布的图表，图14是示出根据第四模式生成信号而在存储层中所选的存储单元的分布的图表，并且图15是示出根据第五模式生成信号而在存储层中所选的存储单元的分布的图表。[0096]在图12至图15中，x轴可以以十进制数表示行地址，而y轴可以以十进制数表示列地址。[0097]如图12所示，第二模式生成信号IEQ2可以根据第n模式生成器2120、2130和2140的操作而在存储层中沿行方向和列方向以两位为单位交替地选择存储单元区域。[0098]如图13所示，第三模式生成信号IEQ3可以在存储层中沿行方向和列方向以四位为单位交替地选择存储单元区域。[0099]如图14所示，第四模式生成信号IEQ4可以在存储层中沿行方向和列方向以八位为单位交替地选择存储单元区域。[0100]如图15所示，第五模式生成信号IEQ5可以在存储层中沿行方向和列方向以十六位为单位交替地选择存储单元区域。[0101]第五模式生成信号IEQ5可以对应于第四模式生成器2140的第四进位信号C4。因第五模式生成信号IEQ5可以被使能为高电平。结果，第五模式生成信号IEQ5可以在存储层中沿着行方向和列方向以十六位为单位导通存储单元。[0103]图16A和图16B是示出根据示例性实施例的位置校正块230的框图。[0104]参照图16A和图16B,位置校正块230可以接收作为二进制代码的临时代码TC1<4:0>和TC2<4:0>。位置校正块230可以将层叠的存储层的可变位置反映在临时代码TC1<4:0>和TC2<4:0>中以输出校正代码CC1<4:0>和CC2<4:0>。[0105]例如，临时代码还可以包括从控制器100的临时代码设置器110提供的远单元区域与近单元区域之间的边界地址信息。临时代码可以包括第一临时代码TC1<4:0>和第二个临时代码TC2<4:0>。将参照图17详细描述将临时代码区分为第一临时代码TC1<4:0>和第二临时代码TC2<4:0>并进行控制的原因。[0106]图17是示出根据示例性实施例的各瓦片中存储层的近单元区域的分布的平面图。[0107]参照图17,为了有效地电连接布置在相邻瓦片T1～T4上的同一平面上的存储层，以基于控制电路块CB2来将存储单元MC1分类为远单元区域。因此，可以基于所选的存储单元的位置以及其究竟连接到哪个控制电路块而存储层来改变存储层中的远单元区域和近单元区域。因此，为了准确地识别所选的存储单元的位置，需要两个临时代码TC1<4:0>和[0109]换句话说，临时代码需要第一临时代码TC1<4:0>和第二临时代码TC2<4:0>以考虑所选存储单元的相对位置。[0110]返回参照图16A,位置校正块230可以包括被配置为响应于存储层选择信号dec_sel而累积特定位的加法器230a。[0111]位置校正块230可以包括：第一寄存器R1,其被配置为储存表示第一存储层Deck1的000位；第二寄存器R2,其被配置为储存表示第二存储层Deck2的010位；第三寄存器R3,其被配置为储存表示第三存储层Deck3的011位；以及第四寄存器R4,其被配置为储存表示第四存储层Deck4的100位。[0112]存储层选择信号dec_sel可以将第一至第四寄存器R1～R4中的任意一个使能。加法器230a可以将被使能的寄存器R1～R4中的位加到临时代码TC1<4:0>和TC2<4:0>以输出校正代码CC1<4:0>和CC2<4:0>。[0113]例如，校正代码CC1<4:0>和CC2<4:0>可以包括边界地址信息。根据存储层的位置(或高度),校正代码CC1<4:0>和CC2<4:0>的边界地址信息可能会不同。[0114]参照图16B,位置校正块230可以将存储层选择信号dec_sel加到临时代码TC1<4:0>和TC2<4:0>以输出校正代码CC1<4:0>和CC2<4:0>。位置校正块230可以包括第一加法器231和第二加法器232。例如，存储层选择信号dec_sel可以包括根据存储层的位置而增加的三位或五位。[0115]第一加法器231可以将存储层选择信号dec_sel加到第一临时代码TC1<4:0>以生成第一校正代码CC1<4:0>。第二加法器232可以将存储层选择信号dec_sel加到第二临时代码TC2<4:0>以生成第二校正代码CC2<4:0>。[0116]图18是示出根据示例性实施例的位置确定块的框图。[0117]参照图18,位置确定块250可以包括第一模式组合器260a、第二模式组合器260b和信号组合器270。[0118]第一模式组合器260a可以接收第一至第五模式生成信号IEQ1～IEQ5和第一校正代码CC1<4:0>以生成第一区域设置代码D_C1。例如，当选择连接到存储层的第一控制块CB1的存储单元时，可以通过第一区域设置代码D_C1来重置存储层的远单元区域或近单元区域。[0119]第二模式组合器260b可以接收第一至第五模式生成信号IEQ1～IEQ5和第二校正代码CC2<4:0>以生成第二区域设置代码D_C2。例如，当选择了连接到存储层的第二控制块CB2的存储单元时，可以通过第二区域设置代码D_C2来重置存储层的远单元区域或近单元[0120]第一模式组合器260a可以包括被配置为临时储存第一校正代码CC1<4:0>的第一代码寄存器261。第二模式组合器260b可以包括被配置为临时储存第二校正代码CC2<4:0>的第二代码寄存器262。[0121]第一模式组合器260a和第二模式组合器260b可以将代码寄存器261和262中的第一校正代码CC1<4:0>和第二校正代码CC2<4:0>及第一至第五模式生成信号IEQ1～IEQ5逻辑地组合以产生用于重置各个远单元区域的第一区域设置代码D_C1和第二区域设置代码[0122]在不同的实施例中，第一模式组合器260a和第二模式组合器260b可以具有基本相同的配置。因此，为了避免重述第一模式组合器260a和第二模式组合器260b的组成部分，仅说明了第一模式组合器260a。[0123]图19是示出根据示例性实施例的第一模式组合器的电路图。[0124]参照图19,第一模式组合器260a可以包括1-2位组合器2610、3位组合器2630、4位组合器2650和5位组合器2670。[0125]1-2位组合器2610可以接收第一校正代码CC1<4:0>的第一位CC1<0>和第二位CC1<1>、第一模式生成信号IEQ1和第二模式生成信号IEQ2并将其彼此组合以生成1-2位设置代码L1.1-2位设置代码L1可以确定第一区域设置代码D_C1的第一位和第二位。[0126]1-2位组合器2610可以执行反相运算、或运算和与非运算。1-2位组合器2610可以包括第一反相器IN11和第二反相器IN12、第一至第三或门OR11、0R12和OR13以及第一与非门ND11和第二与非门ND12。[0127]第一或门OR11可以接收由第一反相器IN11进行反相的第二模式生成信号IEQ2和第一校正代码CC1<4:0>的第二位CC1<1>。第二或门OR12可以接收第二模式生成信号IEQ2和由第二反相器IN12进行反相的第一校正代码CC1<4:0>的第二位CC1<1>。第一与非门ND11可以接收来自第二或门OR12的输出信号和第一模式生成信号IEQ1。第三或门OR13可以接收来自第一与非门ND11的输出信号和第一校正代码CC1<4:0>的第一位CC1<0>。第二与非门ND12可以接收来自第一或门OR11的输出信号和来自第三或门OR13的输出信号以生成1-2位设置代码L1。[0128]3位组合器2630可以接收1-2位设置代码L1、第一校正代码CC1<4:0>的第三位CC1<2>和第三模式生成信号IEQ3以生成3位设置代码L2。[0129]3位组合器2630可以被配置为执行或运算和与非运算。3位组合器2630可以包括或门OR14以及第一至第三与非门ND13、ND14和ND15。或门OR14和第一与非门ND13可以接收1-2位设置代码L1和第三模式生成信号IEQ3。第二与非门ND14可以接收来自第一与非门ND13的输出信号和第一校正代码CC1<4:0>的第三位CC1<2>。第三与非门ND15可以接收来自或门OR14的输出信号和来自第二与非门ND14的输出信号以生成3位设置代码L2。[0130]4位组合器2650可以接收3位设置代码L2、第一校正代码CC1<4:0>的第四位CC1<3>以及第四模式生成信号IEQ4以生成4位设置代码L3。[0131]4位组合器2650可以被配置为执行或运算、与非运算和反相运算。4位组合器2650可以包括或门OR15、第一至第三与非门ND16、ND17和ND18以及反相器IN13.或门OR15和第一与非门ND16可以接收3位设置代码L2和第一校正代码CC1<4:0>的第四位CC1<3>。第二与非门ND17可以接收来自第一与非门ND16的输出信号和第四模式生成信号IEQ4.第三与非门ND18可以接收来自或门OR15的输出信号和来自第二与非门ND17的输出信号。反相器IN13可以将第三与非门ND18进行反相以生成4位设置代码L3。[0132]5位组合器2670可以接收4位设置代码L3、第一校正代码CC1<4:0>的第五位CC1<4>以及第五模式生成信号IEQ5以生成第一区域设置代码D_C1。[0133]5位组合器2670可以被配置为执行或运算、与非运算和反相运算。5位组合器2670可以包括或门OR16、第一至第三与非门ND19、ND20和ND21以及反相器IN14。或门OR16和第一与非门ND19可以接收第一校正代码CC1<4:0>的第五位CC1<4>和第五模式生成信号IEQ5。第二与非门ND20可以接收作为反相器IN14的输出信号的反相的4位设置代码/L3和来自第一与非门ND19的输出信号。第三与非门ND21可以接收来自或门OR16的输出信号和来自第二与非门ND20的输出信号以产生第一区域设置代码D_C1。[0134]结果，第一模式组合器260a可以生成能够改变第一校正代码CC1<4:0>中的远单元区域的边界的第一区域设置代码D_C1。例如，第一模式组合器260a可以将由第一校正代码CC1<4:0>限定的远单元区域加到由第一至第五模式生成信号IEQ1～IEQ5之中的至少一个信号所选择的存储单元的模式区域或从由第一至第五模式生成信号IEQ1～IEQ5之中的至少一个信号所选择的存储单元的模式区域减去由第一校正代码CC1<4:0>限定的远单元区域以生成能够改变存储层的远单元区域的边界的第一区域设置代码D_C1。[0135]类似地，第二模式组合器260b可以生成能够改变第二校正代码CC2<4:0>中的远单元区域的边界的第二区域设置代码D_C2。例如，第二模式组合器260b可以将加到或从由第一至第五模式生成信号IEQ1～IEQ5之中的至少一个信号所选择的存储单元的模式区域减去由第二校正代码CC2<4:0>限定的远单元区域以生成能够改变存储层的远单元区域的边界的第二区域设置代码D_C2。[0136]图20至图23是示出根据示例性实施例的根据区域设置代码而所选的存储单元的分布的图表。[0137]图20可以示出当第一校正代码CC1<4:0>为“00011”时由第一区域设置代码D_C1或第二区域设置代码D_C2选择的存储单元Ms的分布。例如，当将“00011”作为第一校正代码CC1<4:0>输入到第一模式组合器260a中时，第一模式组合器260a可以在16×16个存储单元MC(0～15,0～15)之中选择存储单元MC(n,n～n+11),n=0～3之间的整数。所选的存储单元Ms可以形成第一远单元区域F1。可以通过在临时代码TC1和TC2中的初始远单元区域与在校正代码CC1<4:0>和CC2<4:0>中的远单元区域的组合来限定第一远单元区域F1。[0138]图21可以示出当“01100”作为第一校正代码CC1<4:0>或第二校正代码CC2<4:0>被输入时由第一区域设置代码D_C1或第二区域设置代码D_C2选择的存储单元Ms的分布。例合器260a可以在16×16个存储单元MC(0～15,0～15)之中选择存储单元MC(n,0～n+2),n=0～15之间的整数，以形成第二远单元区域F2。第二远单元区域F2的面积可以小于第一远单元区域F1的面积。[0139]图22可以示出当第一校正代码CC1<4:0>或第二校正代码CC2<4:0>为“10101”时由第一区域设置代码D_C1或第二区域设置代码D_C2选择的存储单元Ms的分布。例如，当将“10101”作为第一校正代码CC1<4:0>输入到第一模式组合器260a中时，第一模式组合器260a可以在16×16个存储单元MC(0～15,0～15)之中选择存储单元MC(n+7～15,n～8),n=0～8之间的整数，以形成第三远单元区域F3.第三远单元区域F3的面积可以小于第一远单元区域F1和第二远单元区域F2的面积。[0140]图23可以示出当第一校正代码CC1<4:0>或第二校正代码CC2<4:0>为“11010”时由第一区域设置代码D_C1或第二区域设置代码D_C2选择的存储单元Ms的分布。例如，当将“11010”作为第一校正代码CC1<4:0>输入到第一模式组合器260a中时，第一模式组合器260a可以在16×16个存储单元MC(0～15,0～15)之中选择存储单元MC(n+12～15,n),n=0~3的整数，以形成第四远单元区域F4.第四远单元区域F4的面积可以小于第一远单元区域F1、第二远单元区域F2和第三远单元区域F3的面积。获得各种模式组合，这是因为00011码、01100代码、10101代码和11010代码中每个的1位和2位、1位至3位和/或1位至4位可能不同。[0142]图24是示出根据示例性实施例的信号组合器的电路图，并且图25是示出根据示例性实施例的设置存储层的区域的方法的视图。[0143]参照图24,信号组合器270可以包括远单元区域设置器2710、中间单元区域设置器2720和近单元区域设置器2730。[0144]远单元区域设置器2710可以接收第一区域设置代码D_C1和第二区域设置代码D_C2。远单元区域设置器2710可以生成第一重置信号FAR_EN,所述第一重置信号FAR_EN将由第一区域设置代码D_C1设置的区域与由第二区域设置代码D_C2设置的区域之间的共同部分设置为远单元区域。远单元区域设置器2710可以包括被配置为执行第一区域设置代码D_单元区域F1由第一区域设置代码D_C1限定并且第三远单元区域F3由第二区域设置代码D_C2限定(参见(a))时，重置的远单元区域(b)FAR_END可以是与第一远单元区域F1和第三远单元区域F3之间的共同部分相对应的第三远单元区域F3。[0145]中间单元区域设置器2720可以接收第一区域设置代码D_C1和第二区域设置代码D_C2。中间单元区域设置器2720可以生成第二重置信号MID_EN,所述第二重置信号MID_EN用于设置通过将从由第一区域设置代码D_C1设置的区域和由第二区域设置代码D_C2设置的区域的组合区域减去所述远单元区域而形成的中间单元区域。中间单元区域设置器2720可以包括被配置为执行第一区域设置代码D_C1和第二区域设置代码D_C2的异或运算的逻辑电路。因此，如图25所示，可以通过从第一远单元区域F1减去重置的远单元区域(b)来限定中间单元区域(c)MID_EN。[0146]近单元区域设置器2730可以接收第一区域设置代码D_C1和第二区域设置代码D_于将与由第一区域设置代码D_C1设置的区域和由第二区域设置代码D_C2设置的区域不对应的区域设置为近单元区域。近单元区域设置器2730可以包括被配置为对第一区域设置代(d)NEAR_EN可以被限定为未包括在第一远单元区域F1和第三远单元区域F3中的区域。[0147]图26是示出根据示例性实施例的包括位错误确定块的半导体存储系统的框图。[0148]参照图26,从区域重置电路200产生的第一至第三重置信号FAR_EN、MID_EN和NEAR_EN可以被发送到半导体存储器件M中的位错误确定块300。[0149]如上所述，区域重置电路200可以基于存储层的位置、控制电路块CB1和CB2与存储单元之间的连接关系等来重置由控制器100临时设置的远单元区域、中间单元区域和近单元区域