CN113488465B 半导体器件结构、半导体器件及其形成方法 （台湾积体电路制造股份有限公司）

(19)国家知识产权局(12)发明专利(10)授权公告号CN113488465B(65)同一申请的已公布的文献号(43)申请公布日2021.10.08(30)优先权数据(73)专利权人台湾积体电路制造股份有限公司地址中国台湾新竹(72)发明人朱家宏王菘豊梁顺鑫张旭凯时定康洪宗佑蔡邦彦林耕竹(74)专利代理机构北京德恒律治知识产权代理有限公司11409专利代理师章社杲李伟H10D84/83(2025.01)审查员冯翠月半导体器件结构、半导体器件及其形成方法根据本发明的半导体器件结构包括：源极部件和漏极部件；至少一个沟道结构，在源极部件和漏极部件之间延伸；栅极结构，包裹至少一个沟道结构的每个；半导体层，位于栅极结构上方；介电层，位于半导体层上方；掺杂的半导体部件，延伸穿过半导体层和介电层以与源极部件接触；21.一种半导体器件结构，包括：源极部件和漏极部件；至少一个沟道结构，在所述源极部件和所述漏极部件之间延伸；栅极结构，包裹所述至少一个沟道结构的每个；半导体层，位于所述栅极结构上方；介电层，位于所述半导体层上方；掺杂的半导体部件，延伸穿过所述半导体层和所述介电层以与所述源极部件接触；金属接触插塞，位于所述掺杂的半导体部件上方；以及掩埋电源轨，设置在所述金属接触插塞上方，其中，所述源极部件包括与所述至少一个沟道结构接触的外部层和与所述至少一个沟道结构间隔开的内部层，并且所述掺杂的半导体部件与所述内部层接触并且与所述外部层间隔开。2.根据权利要求1所述的半导体器件结构，其中，所述半导体层包括硅。3.根据权利要求1所述的半导体器件结构，其中，所述源极部件、所述漏极部件和所述掺杂的半导体部件包括硅、硅锗或锗。4.根据权利要求3所述的半导体器件结构，其中，所述源极部件、所述漏极部件和所述掺杂的半导体部件还包括磷、砷、锑、硼或镓。5.根据权利要求1所述的半导体器件结构，还包括：硅化物层，设置在所述掺杂的半导体部件和所述金属接触插塞之间的界面处。6.根据权利要求1所述的半导体器件结构，其中，所述掺杂的半导体部件部分延伸至所述金属接触插塞中。7.根据权利要求1所述的半导体器件结构，其中，所述栅极结构的部分设置在所述至少一个沟道结构与所述半导体层之间。8.根据权利要求7所述的半导体器件结构，其中，所述内部层和所述外部层掺杂有不同的掺杂剂。9.一种半导体器件，包括：源极部件和漏极部件；多个沟道构件，沿方向设置在所述源极部件和所述漏极部件之间；栅极结构，包裹所述多个沟道构件的每个；硅层，设置在所述栅极结构上方；第一介电层，设置在所述硅层上方；第二介电层，设置在所述第一介电层上方；金属接触部件，设置在所述第二介电层中和所述源极部件上方；以及外延延伸部件，设置在所述源极部件和所述金属接触部件之间，其中，所述第二介电层的部分延伸穿过所述硅层和所述第一介电层以与所述漏极部件接触，其中，所述外延延伸部件延伸穿过所述硅层和所述第一介电层。10.根据权利要求9所述的半导体器件，其中，所述源极部件、所述漏极部件和所述外延延伸部件包括硅、硅锗或锗。311.根据权利要求10所述的半导体器件，其中，所述源极部件、所述漏极部件和所述外12.根据权利要求9所述的半导体器件，还包括：硅化物层，设置在所述外延延伸部件和所述金属接触部件之间的界面处。13.根据权利要求9所述的半导体器件，其中，所述外延延伸部件包括延伸至所述金属接触部件中的端部。14.根据权利要求13所述的半导体器件，其中，所述端部包括菱形形状。15.根据权利要求13所述的半导体器件，其中，所述端部包括圆形形状。源极部件和漏极部件，设置在衬底上方，多个沟道构件，在所述源极部件和所述漏极部件之间延伸，所述多个沟道构件设置在底部硅层和底部介电层上方，以及栅极结构，包裹所述多个沟道构件的每个；将所述工件的前侧接合至载体衬底，并且翻转所述工件；选择性去除所述衬底，以从所述工件的背侧暴露所述源极部件和所述漏极部件，其中，所述背侧与所述前侧相对；在所述工件的所述背侧上方沉积介电层；在沉积所述介电层之后，形成穿过所述介电层的背侧源极接触开口以暴露所述源极部在所述背侧源极接触开口中外延沉积延伸部件；以及在所述延伸部件上方沉积金属填充层，其中，所述源极部件包括与所述多个沟道构件的每个接触的外部层和与所述多个沟道构件的每个间隔开的内部层，并且所述延伸部件与所述内部层接触并且与所述外部层间隔在沉积所述介电层之前，在所述工件的所述背侧上方沉积蚀刻停止层。18.根据权利要求16所述的方法，其中，所述背侧源极接触开口延伸穿过所述介电层、所述底部硅层和所述底部介电层。19.根据权利要求16所述的方法，其中，在沉积所述金属填充层之后，所述延伸部件部分延伸至所述金属填充层中。20.根据权利要求16所述的方法，其中，所述金属填充层不延伸穿过所述底部硅层和所述底部介电层。4半导体器件结构、半导体器件及其形成方法技术领域[0001]本申请的实施例涉及半导体器件结构、半导体器件及其形成方法。背景技术[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC,其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。[0003]例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦接、减小截止状态电流和减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的不止一侧上方的栅极结构或其部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，这些器件已成为高性能和低泄漏应用的流行和有希望的候选者。FinFET具有在不止一侧上由栅极包裹(例可以部分或全部围绕沟道区域延伸的栅极结构，以在两侧或多侧上提供至沟道区域的访问。因为MBC晶体管的栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管和/或其它合适的结构形成。沟道区域的形状也给予MBC晶体管可选的名称，诸如纳米片晶体管或纳米线晶体管。[0004]多栅极晶体管的实施减小了器件尺寸并且增大了器件封装密度，这在形成电源和信号布线中提出了挑战。掩埋电源轨的发展减轻了形成至密集封装的器件的电源和信号布线的一些压力。背侧接触件和外延源极/漏极部件之间的界面处的电阻是减小接触电阻的瓶颈。虽然现有的掩埋电源轨结构通常足以满足它们的预期目的，但是它们并非在所有方面都已令人满意。发明内容[0005]本申请的一些实施例提供了一种半导体器件结构，少一个沟道结构，在所述源极部件和所述漏极部件之间延伸；栅极结构，包裹所述至少一个的半导体部件，延伸穿过所述半导体层和所述介电层以与所述源极部件接触；金属接触插塞，位于所述掺杂的半导体部件上方；以及掩埋电源轨，设置在所述金属接触插塞上方。沟道构件，沿方向设置在所述源极部件和所述漏极部件之间；栅极结构，包裹所述多个沟道层，设置在所述第一介电层上方；金属接触部件，设置在所述第二介电层中和所述源极部件5上方；以及外延延伸部件，设置在所述源极部件和所述金属接触部件之间，其中，所述第二介电层的部分延伸穿过所述硅层和所述第一介电层以与所述漏极部件接触，其中，所述外延延伸部件延伸穿过所述硅层和所述第一介电层。工件包括：源极部件和漏极部件，设置在衬底上方，多个沟道构件，在所述源极部件和所述漏极部件之间延伸，所述多个沟道构件设置在底部硅层和底部介电层上方，以及栅极结构，包裹所述多个沟道构件的每个；将所述工件的前侧接合至载体衬底，并且翻转所述工件；选择性去除所述衬底，以从所述工件的背侧暴露所述源极部件和所述漏极部件，其中，所述背侧与所述前侧相对；在所述工件的所述背侧上方沉积介电层；在沉积所述介电层之后，形成穿过所述介电层的背侧源极接触开口以暴露所述源极部件；在所述背侧源极接触开口中外延沉积延伸部件；以及在所述延伸部件上方沉积金属填充层。附图说明[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业个部件的尺寸可以任意地增大或减小。[0009]图1示出了根据本发明的一个或多个方面的用于形成具有掩埋电源轨的半导体器件的方法的流程图。[0010]图2至图10、图11A至图15A和图11B至图15B示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图。[0011]图16示出了根据本发明的一个或多个方面的包括耦接至两个源极接触件的源极部件的半导体器件的局部截面图。具体实施方式[0012]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上),而本文使用的空间相对时，除非另有说明，否则该术语旨在涵盖在所描述数值的+/-10%内的数值。例如，术语“约[0014]本发明总体上涉及背侧接触结构及其形成方法，并且更具体地涉及增加背侧源极6或无晶种工艺)取得了进步，但是由金属-半导体界面引起的高接触件至源极/漏极电阻制造工艺结束时制造成半导体器件200,所以根据上下文需要工件200可以称为半导体器件上方沉积底部牺牲层204、底部半导体层205和堆叠件207。底部牺牲层204可以包括硅锗7化学物质可以用于图案化鳍形结构210。在这些实施方式中，由氧化硅形成的绝缘层202用作蚀刻停止层。在形成鳍形结构210之后，在鳍形结构210之间形成隔离部件212(图11B至图15B所示),而鳍形结构210的部分升至隔离部件之上。隔离部件212也可以称为浅沟槽隔离(STI)部件。隔离部件212可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(F低k电介质、它们的组合和/或其它合适的材料。[0020]参考图5,在形成绝缘部件之后，在鳍形结构210的沟道区域10C上方形成伪栅极堆叠件(未示出)和栅极间隔件222。在伪栅极堆叠件和栅极间隔件用作蚀刻掩模的情况下，使鳍形结构210的源极区域10S和漏极区域10D凹进以形成暴露多个牺牲层206和沟道层208的侧壁的源极凹槽和漏极凹槽。然后使牺牲层206部分并且选择性凹进以形成内部间隔件凹槽。将内部间隔件部件224沉积至内部间隔件凹槽中。在一些实施例中，内部间隔件部件224电材料。在形成内部间隔件部件224之后，用底部介电层2040替换底部牺牲层204。在一些实施例中，可以首先氧化底部牺牲层204以形成氧化硅锗层，并且选择性去除氧化硅锗层以在顶部硅层203和底部半导体层205之间留下底部开口。之后，然后在底部开口中沉积底部介化锆或其它合适的介电材料。在一些情况下，沿Z方向，底部介电层2040可以具有在约10nm和约30nm之间的厚度。在形成内部间隔件部件期间，可以减小底部半导体层205的厚度。在一些极端实例中，底部半导体层205具有相对薄的初始厚度，并且可以在形成内部间隔件部件期间蚀刻掉其整个厚度。在一些情况下，图5所示的工件200中的底部半导体层205可以具[0021]在形成底部介电层1040之后，在源极区域10S上方沉积源极部件225S,并且在漏极(UHV-CVD)和/或其它合适的外延生长工艺外延沉积源极部件225S和漏极部件225D。在所描绘的实施例中，源极部件225S和漏极部件225D的每个可包括外部层226和内部层228。依次形成外部层226和内部层228。通过从沟道层208的侧壁和顶部硅层203的暴露表面外延生长沉积外部层226。然后，从外部层226的表面外延生长内部层228.取决于要在工件200上形成体管时，源极部件205S和漏极部件205D可以包括硅，并且可以掺杂有n型掺杂剂，诸如磷锗，并且可以掺杂有p型掺杂剂，诸如硼(B)或镓(Ga)。外部层226的成分和内部层228的成分可以不同。在一些实施例中，外部层226和内部层228可以掺杂有不同的掺杂物质。例如，外部层226可以掺杂有砷，并且内部层228可以掺杂有磷。在一些其它实施例中，外部层226和内部层可以包括不同的掺杂浓度。例如，为了减小接触电阻，内部层228的掺杂浓度可以大于外部层226的掺杂浓度。如图5所示，内部层228通过外部层226与沟道层208(在图5中释放为沟道构件2080)和顶部硅层203间隔开。[0022]仍然参考图5。在形成源极部件225S和漏极部件225D之后，在源极部件225S和漏极部件225D上方形成接触蚀刻停止层(CESL)230和第一层间介电层(ILD)层232。在一些实例8酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融其它合适的介电材料的材料。可以通过PECVD工艺或其它合适的沉积技术沉积第一ILD层232。在一些实施例中，在形成第一ILD层232之后，可以退火工件200以改善第一ILD层232的完整性。在沉积CESL230和第一ILD层232之后，可以通过平坦化工艺来平坦化工件200以暴露伪栅极堆叠件。然后，选择性去除伪栅极堆叠件和牺牲层206,以将沟道区域10C中的沟道层208释放为沟道构件2080。[0023]然后，在沟道区域10C上方沉积栅极结构220以包裹沟道构件2080的每个。栅极结构220的每个可以包括界面层214、位于界面层214上方的栅极介电层216和位于栅极介电层216上方的栅电极层218.在一些实施例中，界面层214可以包括介电材料，诸如氧化硅、硅酸料是指具有大于氧化硅的介电常数(~3.9)的的介电常数的介电材料。可选地，栅极介电层216可以包括其它高K电介质，诸如氧化铪(Hf0)、氧化钛(TiO₂)、氧化铪锆(HfZr0)、氧化钽(Ta₂0₅)、氧化铪硅(HfSiO₄)、氧化锆(Zr0₂)、氧化锆硅(ZrSiO₂)、氧化镧(La₂0₃)、氧化铝氧化镧硅(LaSiO)、氧化硅铝(A1SiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTi0)、(Ba、Sr)TiO₃(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其它合适的材料。栅电极层218可以包括单层或可选地多层结构，诸如具有选择的功函的金属层以增强器件性能(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说其它合适的金属材料或它们的组合。在各个实施例中，在沉积栅电极层218之后，可以实施诸如化学机械抛光(CMP)工艺的平坦化工艺以从工件200去除过量的金属，从而提供栅极结[0024]在形成MBC结构之后，实施进一步工艺以形成使MBC结构互连的结构。仍然参考图5.在一些实施例中，在栅极结构220上方依次沉积栅极覆盖层234和第一介电层236,并且形成栅极接触通孔238以耦接至栅极结构。如图5所示，栅极接触通孔238垂直延伸穿过栅极覆盖层234和第一介电层236。在栅极接触通孔238上方沉积第二介电层240,并且在第二介电层240中沉积金属线242以电耦接至栅极接触通孔238。在一些实施例中，第一介电层236和第二介电层240可以具有与第一ILD层232相同的成分。栅极接触通孔238和金属线242的每个可以包括金属填充层和将金属填充层与周围介电层间隔开的阻挡层。在一些实施方式中，阻挡层可以包括金属氮化物，诸如氮化钛或氮化钽，并且金属填充层可以包括金属，诸层。在一些实施例中，在工件200接合至载体衬底(诸如载体衬底248(将在下面描述))之前形成整个前侧互连结构(包括第二介电层240和金属线242)。此外，虽然未明确示出，但是可以形成一个或多个前侧源极/漏极接触通孔以耦接源极部件225S或漏极部件225D的。这种前侧源极接触通孔可以延伸穿过CESL230、第一ILD层232、栅极覆盖层234和第一介电层236。如图5所示，为了准备用于接合至载体衬底的工件200,在金属线242和第二介电层240上方沉积第一氧化物层244。第一氧化物层244可以包括氧化硅。9[0025]参考图1、图6和图7,方法100包括框104,其中在工件200的前侧上接合载体衬底248。在框104处，载体衬底248通过使用粘合层或它们的组合通过熔融接合而接合至工件其它合适的材料形成。在使用熔融接合的实施例中，载体衬底248包括第二氧化物层246。在处理第一氧化物层244和第二氧化物层246之后，将它们放置为彼此齐平接触用于在室温或高温下直接接合。一旦载体衬底248接合至工件200的前侧，则翻转工件200,如图7所示。如图7所示，在翻转工件200之后，衬底20指向上方，从而使得基底硅层201设置在绝缘层202上[0026]参考图1和图8,方法100包括框106,其中去除衬底的部分。如图8所示，在框106处，然后，通过研磨工艺或诸如CMP工艺的平坦化工艺去除基底硅层201和绝缘层202,直至隔离部件212(如图11B至图15B所示)和顶部硅层203是平坦的。[0027]参考图1和图9,方法100包括框108,其中源极部件225S和漏极部件225D从工件200的背侧选择性凹进。在一些实施例中，顶部硅层203、源极部件225S和漏极部件225D选择性而使得底部半导体层205基本不凹进。如图9所示，框108处的凹进可以去除外部层226的与顶部硅层203接触的部分。即，框108处的凹进可以暴露源极部件225S或漏极部件225D的内部层228。[0028]简要参考图13A和图14A。取决于框108处的内部层228的晶格结构和选择性凹进的化学物质，漏极部件225D和源极部件225S的内部层228可以具有如图13A所示的凸表面268或如图14A所示的X-Y平面上的基本平坦的表面270。凸表面268可以包括在约2nm和约10nm之间的凹槽。[0029]仍然参考图1和图9,方法100包括框110,其中在衬底20的背侧上方沉积蚀刻停止层(ESL)250和第二层间介电(ILD)层252。在一些实施例中，ESL层250可以共用CESL230的相同成分，并且第二ILD层252可以共用第一ILD层232的相同成分。如图9所示，可以使用205和底部介电层2040的侧壁上以及源极部件225S和漏极部件225D上。可以通过CVD、可流动CVD或旋涂涂覆在工件200的背侧上方沉积第二ILD层252。第二ILD层252通过ESL250与底部半导体层205的侧壁、底部介电层2040的侧壁、源极部件225S和漏极部件225D间隔开。如图9所示，ESL250和第二ILD层252的至少部分延伸穿过源极区域10S和漏极区域10D中的底部半导体层205和底部介电层2040。[0030]参考图1、图9和图10,方法100包括框112,其中选择性形成穿过ESL250和第二ILD层252的背侧源极接触开口256。在图9所示的一些实施例中，可以在工件200的背侧上方形成光刻胶掩模254。光刻胶掩模254设置在漏极部件225D正上方，并且包括掩模开口255。使用光刻胶掩模254作为蚀刻掩模，各向异性蚀刻ESL250和第二ILD层252以在背侧源极接触开口256中暴露源极部件225S。如图10所示，背侧源极接触开口256沿Z方向垂直延伸穿过第二ILD层252、ESL250、底部介电层2040和底部半导体层205,以暴露源极部件225S的内部层[0031]为了更详细说明本发明的实施例，焦点指向图10中以虚线区域示出的背侧接触区域300,并且在图11A至图15A和图11B至图15B中提供了背侧接触区域300的放大截面图。应该指出，以大写字母“A”结尾的图包括沿Y方向的观察方向横跨漏极部件225D和源极部件225S的背侧接触区域300的局部截面图，并且以大写字母“B”结尾的图包括沿X方向的观察方向仅横跨源极部件225S的局部截面图。图11B至图15B显示了在图2至图10中未明确示出的部件。例如，图11B至图15B示出了形成在鳍形结构210和介电鳍215之间的隔离部件212。化铪或其它合适的介电材料。介电鳍215用于隔离相邻的源极部件225S或漏极部件225D,并且防止它们彼此合并。[0032]参考图1、图11A和图11B,方法100包括框114,其中在背侧源极接触开口256中形成衬垫258。在一些实施例中，衬垫258可以包括氮化硅，并且可以沉积在源极部件225S的内部层228上方的工件200的背侧、底部半导体层205的侧壁、底部介电层2040的侧壁、底部介电层2040的暴露的顶面、第二ILD层252的侧壁以及隔离部件212的侧壁上方。在沉积衬垫258之后，实施各向异性回蚀工艺以从面向顶部的表面(诸如底部介电层2040的顶面、第二ILD层252的顶面、隔离部件212的顶面和源极部件225S的内部层228的顶面)去除衬垫258。在一些实施例中，在背侧源极接触开口256中不暴露源极部件225S的外部层226。[0033]参考图1、图12A和图12B,方法100包括框116,其中在背侧源极接触开口256中沉积(UHV-CVD))和/或其它合适的外延生长工艺在源极部件225S的暴露的内部层228上沉积外延延伸部件260。外延延伸部件260可以包括掺杂的半导体材料。在期望n型MBC晶体管的实施例中，外延延伸部件260可以包括掺杂有n型掺杂剂的硅，诸如磷(P)、砷(As)或锑(Sb)。在期望p型MBC晶体管的实施例中，外延延伸部件可以包括掺杂有p型掺杂剂的硅锗，诸如硼在外延沉积工艺期间从源极部件225S的内部层228选择性生长外延延伸部件260,而介电衬垫258防止外延延伸部件260的直接生长。因此，以自底向上的方式形成外延延伸部件260。在这方面，也自对准形成外延延伸部件260,因为它不从第二ILD层252、隔离部件212或底部介电层2040外延生长。[0034]在一些实施例中，外延延伸部件260和源极部件225S的内部层228可以由相同的半导体材料形成，诸如硅或硅锗。在这些实施例中，外延延伸部件260和源极部件225S的内部层228也可包括相同类型的掺杂剂和相同的掺杂物质。例如，外延延伸部件260和源极部件225S的内部层228都可以由磷掺杂的硅(Si:P)、砷掺杂的硅(Si:As),锑掺杂的硅(Si:Sb),硼掺杂的硅锗(SiGe:B)或镓掺杂的硅锗(SiGe:Ga)形成。在一些情况下，为了减小接触电阻，外延延伸部件260中的掺杂浓度大于源极部件225S的内部层228中的掺杂浓度。例如，当外延延伸部件260和源极部件225S的内部层228都由磷掺杂的硅(Si:P)形成时，外延延伸部件260中的磷浓度可以大于源极部件225S的内部层228中的磷浓度。为了保护栅极结构220和前侧互连结构免受热劣化，形成外延延伸部件260的工艺温度小于400℃,诸如在约260℃和约400℃之间。当工艺温度大于400℃时，前侧互连结构中的铜可以经历电迁移以形成空[0035]外延延伸部件260用作源极部件225S的内部层228的延伸件。一旦外延延伸部件260延伸穿过底部半导体层205和底部介电层2040,则在不同的实施例中，允许外延延伸部件260的尺寸沿Z方向和X方向在第一端部2602(图12A所示)或第二端部2604(图15A所示)中11扩展。例如，沿X方向并且在底部介电层2040的层级处，背侧源接触开口256和外延延伸部件260可以具有在约8nm和约20nm之间的宽度。第一端部2602(在图12A所示的实施例中)或第二端部2604(在图15A所示的可选实施例中)可以具有在约8nm和约30nm之间的更大的宽度。第一端部2602可以是各向同性外延生长的结果，并且可以具有圆形形状或蘑菇形状。第二端部2604可以是由小平面生长产生，并且具有菱形或箭头形状。在一些情况下，第二端部2604可以包括在约30°和约70°之间的小平面角度θ。与内部层228二端部2604都提供更多的表面积以与由金属形成的背侧源极接触件264相接。外延延伸部件260上形成硅化物层262。为了减小外延延伸部件260和背侧源极接触件264之间的接触电阻，可以在外延延伸部件260的第一端部2602(在图13A或图14A所示的实施例中)或第二端部2604(在图15A所示的可选实施例中)上形成硅化物层262,视情况而定。为了形成硅化物层262,在外延延伸部件260上方沉积金属层，并且实施退火工艺以在金属层和外延延伸部件260之间引起硅化反应。合适的金属层可以包括钛(Ti)、钽(Ta)、镍(Ni)、钴(Co)或钨(W)。硅化物层262可以包括硅化钛(TiSi)、硅氮化钛(TiSiN)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)或硅化镍(NiSi)。在外延延伸部件260包括锗的实施例中，硅化物层262也可以包括金属锗化物或锗锡(GeSn)。硅化物层262通常跟踪外延延伸部件260的第一端部2602(图13A或图14A所示)或第二端部2604(图15A所示)的形状，视情况而定。虽然未明确示出，但是可以在框118处去除不形成硅化物层262的过量的金属层。硅化物层262上方形成背侧源极接触件264。在形成硅化物层262之后，可以将金属填充层沉积至背侧源极接触开口256中以形成背侧源极接触件264。金属填充层可以包括铝(A1)、铑料并且提供平坦的顶面。背侧源极接触件264包裹外延延伸部件260的突出的第一端部2602(在图13A或图14A所示的实施例中)或第二端部2604(在图15A所示的可选实施例中)。因此，外延延伸部件260的第一端部2602(在图13A或图14A所示的实施例中)或第二端部2604(在图15A所示的可选实施例中)延伸至背侧源接触件264中。如从底部介电层2040的顶面至掩埋电源轨266的底面(将在下面描述)测量，背侧源极接触件264可以具有在约10nm和约60nm之间的厚度。沿X方向，背侧源极接触件264可以具有在约20nm和约40nm之间的宽度。背侧源极接触件264也可以称为背侧金属插塞264。背侧源极接触件264上方形成掩埋电源轨266。虽然未明确示出，但是可以在绝缘层中限定掩埋电源轨266。在示例性工艺中，可以在工件200的背侧上方(包括在第二ILD层252和背侧源极接触件264上方)沉积具有类似于第一ILD层232的成分的绝缘层。然后，可以在绝缘层中图案化电源轨沟槽。然后将阻挡层和金属填充材料沉积至电源轨沟槽中以形成掩埋电源镍或氮化钨，并且掩埋电源轨266中的金属填充材料可以包括钛(Ti)、钌(Ru)、铜(Cu)、镍填充层。可以实施诸如CMP工艺的平坦化工艺以去除过量的材料。在一些情况下，沿Z方向，掩埋电源轨266可以具有在约10nm和约60nm之间的厚度。[0039]现在参考图16,图16示出了本发明的可选实施例。虽然本发明的外延延伸部件260可以增大界面面积并且减小至源极部件225S的接触电阻，但是如果期望进一步降低接触电阻，也可以形成前侧源极接触件280。如图16所示，半导体器件200的源极部件225耦接至前侧源极接触件280和外延延伸部件260。虽然未明确示出，但是前侧源极接触件280通过前侧硅化物层282耦接至前侧互连结构中的前侧电源轨。外延延伸部件260通过硅化物层262以及背侧源极接触件264电耦接至掩埋电源轨266。因此，图16中的半导体器件200中的源极部件225S耦接至两个电源轨(前侧电源轨和掩埋电源轨266)。[0040]本发明的实施例提供了优势。例如，本发明提供了背侧接触结构的实施例，其中外延延伸部件设置在源极部件和背侧源极接触件之间。外延延伸部件由掺杂的半导体材料形成，并且提供增大的表面积以与背侧源极接触件相接。增大的表面积可以减小金属-半导体界面处的电阻，从而缓解接触电阻的瓶颈。[0041]在一个示例性方面，本发明针对半导体器件结构。半导体器件结构包括：源极部件和漏极部件；至少一个沟道结构，在源极部件和漏极部件之间延伸；栅极结构，包裹至少一体部件，延伸穿过半导体层和介电层以与源极部件接触；金属接触插塞，位于掺杂的半导体[0042]在一些实施例中，半导体层包括硅。在一些实施方式中，源极部件、漏极部件和掺杂的半导体部件包括硅、硅锗或锗。在一些情况下，源极部件、漏极部件和掺杂的半导体部杂的半导体部件和金属接触插塞之间的界面处。在一些实施例中，掺杂的半导体部件部分延伸至金属接触插塞中。在一些实施例中，源极部件包括与至少一个沟道结构接触的外部层和与至少一个沟道结构间隔开的内部层。在一些实施方式中，掺杂的半导体部件与内部层接触并且与外部层间隔开。[0043]在另一示例性方面，本发明针对半导体器件。半导体器件包括：源极部件和漏极部件；多个沟道构件，沿方向设置在源极部件和漏极部件之间；栅极结构，包裹多个沟道构件一介电层上方；金属接触部件，设置在第二介电层中和源极部件上方；以及外延延伸部件，设置