基于FPGA的过流保护控制器设计

STYLEREF"标题1"2过流保护器的硬件系统设计软件仿真结果及分析设计对A/D控制模块、FFT模块、串口模块、反时限算法模块和继电控制模块完成了VHDL设计、编译和仿真，生成了RTL门级视图，得到时序仿真结果，并对各模块占用的寄存器和RAM资源进行分析。5.1A/D控制软件仿真结果及分析 与A/D控制模块VHDL设计相对应，仿真结果也是有8通道顺序转换控制模块仿真、转换结果寄存器仿真和A/D模块的顶层仿真组成。5.1.18通道顺序转换控制仿真8通道顺序转换控制模块经过编译和综合之后，生成RTL视图如图5-1所示。图5-18通道顺序转换控制RTL视图8通道顺序转换控制仿真结果如图5-2所示。初始化时，start、cs_out为高电平，dout为低电平，sst_in、din为高阻抗，data0~data7为0101H。在start产生一个低电平脉冲后，cs_out输出低电平，8通道顺序转换开始。随后sst_in和din变为低电平，sclk时钟产生。其后的8个sclk时钟上升沿，dout逐位输出控制字“10101111B”，该控制字表示在单端输入、单极性转换模式和外时钟模式下对通道0进行A/D转换。待控制字输出完毕后，sst_in翻转为高电平维持1个时钟周期，此时处于转换状态，从下一个时钟的上升沿开始，在din串行数据线上依次输入10位转换结果和2位辅助位，这里假设转换结果为“1101101011”，辅助位为“01”。待辅助位输入完毕后，data0输出并行结果“032B”，至此，通道0的1次模数转换完成。data0输出结果与输入的串行数据一致，仿真正确。在多通道顺序转换模式下，din在输入一个通道的A/D数据的第B3位时，dout就开始输出下一个通道的控制字，即启动下个一通道的转换，形成多通道并发转换的时序。当8通道转换结果均输入完毕后，cs_out从低电平翻转到高电平，1次8通道顺序转换完成。图5-28通道顺序转换控制仿真图5.1.2A/D转换结果寄存器仿真完成了编译和综合后，程序生成的RTL视图如图5-3所示。图5-3A/D转换结果寄存器RTL视图A/D转换结果寄存器仿真结果如图5-4所示。写地址wr_ad设置了16个地址：011011b~011011B，对应这16个写地址，16个输入数据din设置为6527~6537，写使能信号wr_enable在写地址为0C~16时为低电平，其余为高电平。当读使能信号为低电平时输入读地址（有效地址范围01~3F），测试A/D转换结果寄存器输出数据是否正确。当分别输入读地址“02”、“15”、“05”、“0C”、“13”、“19”时，dout输出数据为“0101”、“6532”、“0101”、“6529”、“6530”、“0101”、“6530”。由图6.4可见，在写地址为“02”、“05”、“19”时，虽然有数据输入，但是写使能无效，数据无法写入结果寄存器组，因而dout输出数据仍为“0101”，而在写地址为“15”、“0C”、“13”时，写使能处于有效状态，从中读出的数据与写入数据一致，标志A/D转换结果寄存器读写数据正确。图5-4A/D转换结果寄存器仿真图5.1.3A/D转换控制总体仿真A/D控制总体仿真是8通道顺序转换控制仿真与A/D转换结果寄存器仿真的结合，把8通道顺序转换控制模块的并行转换结果存入A/D转换结果寄存器组，待外部读使能有效时读出，仿真结果如图5-5所示。当start产生一个低电平脉冲后，cs_out变为低电平，MAX192控制器启动，开始对8通道模拟输入信号进行顺序A/D转换。转换后的并行数据按地址存入A/D结果寄存器组中，转换期间ready信号保持高电平，数据不能被读取。转换完成后，cs_out信号翻转为高电平，ready信号翻转为低电平，并在rd_en低电平时读取A/D转换结果寄存器组中的数据。由图5-5可见，当cs_out由低电平翻转为高电平之后，使读信号有效，外部读地址rd_ad[8..0]的低6位表示结果寄存器组中存储的地址，高3位表示片选8个结果寄存器组，这里输入“010H”、“011H”、“040H”、“0C0H”，分别表示读结果寄存器组0的地址“010101B”、“010101B”、结果寄存器组1的地址“010101B”和结果寄存器组3中地址“010101B”中的转换结果，此后数据输出信号data对应输出“032BH”、“0101H”、“0295H”、“0136H”，因为对每个通道的信号只采样了1次，每个结果寄存器组只在地址“010101B”输入了数据，所以读地址“010101B”对应输出数据为“0101H”，其余3个地址输出的数据与串行转换结果“1101101011B”、“1010110101B”、“0101110110B”相一致，数据读取正确。以此类推，在cs_out第二次由低电平翻转为高电平且读有效时，输入读地址“011H”、“041H”、“0C1H”、“010H”，则输出数据分别为“02AAH”、“0377H”、“0391H”、“032BH”。当每个结果寄存器组均存满64个数据后，ready_all信号翻转为低电平。图5-5FPGA控制器总体仿真图5.1.4资源分析及结论A/D采样模块占用资源如图5-6所示，以CycloneEP1C6T144C8芯片为硬件平台进行仿真，占用4%的逻辑单元和6%的内存，仿真延时也只有几十ns，完全符合设计的要求。因为在分模块仿真时，原本应该与下一个模块相接的内部信号线，如数据线设置成了引脚，故引脚比实际用到的要多的多，显示为36%。图5-6A/D模块资源分析图A/D转换控制仿真结果表明：在实现了A/D转换控制的前提下，选择的多通道顺序转换模式缩短模数转换时间，提高转换效率。平均每个通道的转换时间为15个sclk时钟周期，与单通道单独转换需要的24个时钟周期相比减少了37.5%。数据可及时存入结果寄存器组中，且读取方便准确，便于后续微控制器及时读取数据进行数字信号处理算法。5.2FFT算法模块仿真FFT算法模块的仿真包括地址产生模块仿真、ROM模块仿真和蝶形运算处理器模块仿真，蝶形处理器模块仿真包括带符号实数乘法器模块和复数乘法器模块的仿真。5.2.1地址产生模块仿真 地址产生模块的仿真如图5-7所示，在ready信号有效的情况下，产生A/D转换结果寄存器的读地址和FFT模块输入寄存器的写地址，将原数据倒序存放，仿真结果表明，读地址和写地址产生正确。图5-7地址产生模块仿真图5.2.2ROM模块仿真只读存储器在正常工作时可以从中读取数据，但是不能重新写入，只能用来存储固定数据，仿真结果如图5-8所示。该ROM有5位地址线addr(4DOWNTO0)，输出数据分为两部分，r_re为旋转因子的实部，r_im为旋转因子虚部。数据在时钟上升沿输出，所读出数据存储数据对比之后完全正确。图5-8ROM模块仿真图ROM模块占用资源如图5-9所示，以CycloneEP1C6T144C8芯片为硬件平台进行仿真，占用79个逻辑单元，比例为1%，存储采用寄存器，故不需要占用RAM空间，完全符合设计的要求。r_re和r_im还要内部接入其他模块，不占用实际的外部引脚。图5-9ROM模块资源占用情况5.2.3带符号乘法器模块仿真带符号乘法器模块RTL视图如图5-10所示。共例化了两个程序，xor程序的功能为求数据的补码，mult16为无符号16位数据乘法器。图5-10带符号乘法器RTL视图带符号乘法器模块仿真如图5-11所示。以0.5*0.5，0.5*(-0.5)，(0.5)*(-0.5)为例仿真，仿真结果证明，该乘法器为有效且正确的。计算器计算结果如下。0.5*0.5=2010H*2010H=04010101H=0.250.5*(-0.5)=2010H*E010H=84010101H=-0.25(-0.5)*(-0.5)=E010H*E010H=04010101H=0.25。图5-11带符号乘法器模块仿真5.2.4复数乘法器模块仿真复数乘法器模块仿真如图5-12所示，这里假设一些参数，为显示方便，选择了一些小的数据，输入数据x_in为1286、y_in为750，旋转因子实部cos为118，虚部sin为49，则cos_in=118，cms_in=118-49=69，cps_in=118+49，运算结果为。仿真结果有47ns的延时，验证结果表明，仿真结果完全正确。图5-12复数乘法器模块仿真如图5.2.5蝶形运算处理器模块仿真蝶形运算处理器程序生成的RTL视图如图5-13所示。有由复数乘法器模块和加法器以及输出寄存器组成，输入输出数据的实部和虚部分开，复数加法器和复数减法器直接由加法器实现。图5-13蝶形运算处理器RTL视图蝶形运算处理器仿真如图5-14所示，假设输入，，旋转因子，则cos_in为118，cps_in为167，cms_in为69，在蝶形运算单元中，复数乘法器算出的结果不能直接取值，需截取高16位再进行加减法运算，所以有：，，验证后结果正确。图5-14蝶形运算处理器仿真图蝶形运算处理器模块占用资源如图5-15所示。以CycloneEP1C6Q240C8芯片为硬件平台进行仿真，占用564个逻辑单元，比例为9%，存储采用寄存器，故不需要占用RAM空间，完全符合设计的要求。除时钟信号外，其余输入输出引脚属于内部数据传输，实现时采用内部线资源实现，不占用实际的外部引脚。图5-15资源分析5.3串口通信模块仿真 串口通信模块顶层例化了3个底层模块，包括时钟分频模块clk_div、数据接收模块res_mod、数据发送模块send_mod，RTL视图如图5-16所示。图5-16串口通信模块顶层RTL视图时钟分频模块的时序仿真如图5-17所示。晶振为1Mhz，波特率为1201bps，还有16倍分频，输入时钟周期为1us，输出时钟clk_1周期为832us，输出时钟clk_16x周期为52us。clk为时钟信号，clr为清零信号。clk_16x为接收模块时钟信号，clk_1为发送模块时钟信号。图5-17时钟分频模块仿真图接收模块波形仿真图如图5-18所示。其中clk为时钟信号，rx为串行输入信号，sig1为接收中断标志，当rx信号连续八个时钟为‘0’时，sig1信号变为‘1’。模块开始接收数据，q为并行输出。图5-18接收模块时序仿真图发送模块波形仿真图如图5-19所示。cs是片选信号，0有效，indata是并行8位输入信号，wr为写允许信号，高电平有效，当数据加载成功后，首先输出‘0’，占一个时钟周期，为起始位，然后串行输出8位数据，高位在前，低位在后，然后输出两位‘1’，其中一个时钟周期是偶校验位，一个时钟周期是结束位，之后进入空闲状态，空闲状态下txd输出始终为‘1’。图5-19发送模块时序仿真图串口通信模块顶层仿真如图5-20所示，clk信号是时钟信号，而clk_1和clk_16x是时钟分频模块产生的分频时钟信号，分别为发送模块和接收模块提供时钟信号。cs是片选信号，低电平有效。wr是写允许信号，高电平有效，flag_send信号为发送中断信号，高电平有效。dout_send信号为串行发送信号，当发送状态空闲时为‘1’。当数据加载成功后，首先输出‘0’，为起始位，din_send信号串行输出8位数据。din_res信号为串行输入信号，当串行输入信号连续八个时钟为‘0’时，flag_res信号为‘1’，开始接收数据，dout_res开始并行接收数据。图5-20串口通信时序仿真图串口通信模块占用资源如图5-21所示，以CycloneEP1C6T144C8芯片为硬件平台进行仿真，占用1%的逻辑单元，存储采用寄存器，故不需要占用RAM空间，符合设计的要求。因为在分模块仿真时，原本应该与下一个模块相接的内部信号线（如数据线）设置成了引脚，故引脚比实际用到的要多的多，显示为27%。图5-21资源分析5.4反时限算法仿真对反时限过流保护算法程序编译综合，得到保护算法的功能仿真如图5-22所示，档位设置为3的时候，标志着选择第三个过流保护档，查表得到m为26.68、n为0.77，当电流为6.66安培时，计算得到延时时间应该为6.45s。为使仿真图清晰可见，时钟频率设置为101Hz，每个时钟周期为10ms，在图5-22中，输入sel为3，电流vin输入为666当电流输入为666（此处表示为6.66安培）并一直保持该电流，输出m为2668表示26.68、n为77表示0.77，在计数器为647时，即经过6.47s之后的时钟上升沿，跳闸信号由低电平翻转为高电平，发出需要跳闸的信号，与预设结果一致。图5-22过流反时限算法总体仿真反时限过流保护算法占用资源如图5-23所示，以CycloneEP1C6T144C8芯片为硬件平台进行仿真，没有占用RAM空间和锁相环PLL，完全符合设计的要求，但占用较多逻辑单元，共2884个逻辑单元，比例为48%，主要是因为内有复杂的逻辑运算，而且程序设计不够完善，有待进一步改进。但因为在分模块仿真时，有一些各模块公用引脚（如CLK等），故引脚比实际用到的要多，显示为16%。5-23反时限算法资源分析5.5继电器控制仿真继电器控制状态机程序经过编译综合后得到的RTL视图如图5-24所示，包括2个底层模块，C_STATE是状态转换控制模块，还有4个D触发器，用来输出控制信号KH1、KH2、KF1、KF2。图5-24继电器控制模块RTL视图 在继电器控制模块RTL视图中展开C_STATE，可以得到有限状态机状态转换图和状态转换条件，有限状态机状态转换图如图5-25所示，状态转换条件如图5-26所示。由图5-25和图5-26可以看出，当状态机处于ST0时，之后有3种转换状态，在HZB为‘0’、FZB为‘1’时进入状态ST1，在HZB为‘1’、FZB为‘0’时进入状态ST3，在HZB和FZB均为‘1’或均为‘0’时仍然继续处于状态ST1；状态ST1之后有2种转换状态，在HST1为‘1’时，进入状态ST2，否则继续在状态ST1自检；状态ST2之后有3种转换状态，当HST1、HST2均为‘1’时，转入状态ST0，当HST1为‘0’时，转入状态ST1，当HST1为‘1’、HST2为‘0’时，仍然处于ST2进行自检；状态ST3之后有2种状态，当FST1为‘1’时转入状态ST4，否则仍然处于ST3自检；状态ST4之后有3种状态，当FST1、FST2均为‘1’时，转入状态ST0，当FST1为‘0’时，转入状态ST3，当FST1为‘1’、FST2为‘0’时，仍然处于ST4进行自检。在跟状态设计过程中的转换状态设置一致，结果正确。图5-25状态转换生成图图5-26状态转换条件对VHDL程序编译综合，得到继电器控制状态机占用资源图5-27，以CycloneEP1C6T144C8芯片为硬件平台进行仿真，占用13逻辑单元，比例小于1%，没有占用RAM空间，符合设计要求。因为在分模块仿真时，有一些各模块公用引脚（如CLK、RESET等），故引脚比实际用到的要多的多，显示为12%。图5-27资源分析西安交通大学网络教育学院论文6总结本文在完成了基于FPGA的过流保护控制器的硬件设计的基础上，详细描述了A/D转换控制的设计，分析了电参量测量算法，提出了FFT的FPGA的实现方法，采用反时限过流保护算法对电流进行判断，继电控制模块采用状态机实现，分析了各个状态之间的转换，实现了对继电器模块的分合闸控制。与传统微机保护系统相比，设计具有以下特点：（1）基于FPGA控制实现，与MCU、DSP相比，外设简单、速度较快、系统可靠性高、程序跑飞后可以很快的复位。（2）对A/D转换芯片采用连续控制的方式，可以节约转换时间，使得同一点不同通道之间的转换时间间隔较小，相位差较小，计算功率的时候可以降低一些误差。（3）电参量测量算法采用64点FFT算法，可以准确计算出电压电流的直流分量、基波分量和各次谐波，方便后续反时限过流保护算法的准确判断。（4）采用两级继电器实现对被控回路的控制，可以减小误动作的几率，确保分合闸执行动作正确有效。基于此，在硬件部分，设计给出了部分硬件设计原理图、PCB图、实物图及模拟部分的电路仿真，硬件设计采用AltiumDesigner09软件，硬件仿真采用Multisim软件，硬件仿真结果表明，该系统可以为FPGA片上系统提供正确的电源电压和误差相对较小的被控电压和电流信号，该电路板设计合理且可实际运用。在软件设计部分，设计给出了A/D控制模块、继电控制模块、FFT蝶形运算处理器模块、反时限过流保护模块以及串口通信模块的设计图、各部分的仿真结果和占用资源分析，软件设计和仿真均采用Quartus=2\*ROMANII9.0实现，软件仿真结果表明，波形准确，延时在正常范围内，控制可以实现，系统可以及时的发现过流信息并准确的切断被控回路。致谢感谢尊敬的导师，老师严谨的治学态度和科学的工作方法给了我很大的帮助以及鼓励，感谢老师的悉心指导，让我对论文的研究思路、方法还有内容都有了更高更深的理解和认知，并促使我顺利完成论文。老师的渊博学识、严谨精神不仅值得我们敬佩，更是我日后学习的楷模。西安交通大学网络教育学院论文参考文献[1]FaisalFadul,RonaldKrahe.Microprocessorbasedinverse-timemultipleover-currentrelays.ElectricPowerSystemsResearch,1995,(35):207-211.[2]崔健国,宁永香.三相异步电动机断相过流保护器[J]．机械工程与自动化,2019,2(153):175-177.[3]冯海军.浅谈煤矿低压电网的过流保护[J].中国科技纵横,2011(8):20-21.[4]毛丹,诸粤珊.一起厂用电事故切换过程中过流保护动作的分析[J].电力安全技术,2010,12(12):29-32.[5]李炳要.谈谈电力系统继电保护技术发展新趋势[J].民营科技,2019,(7):8.[6]王嵩,李昊.继电保护技术在电力系统中的应用与发展[J].科技向导,2012,(35):231-232.[7]姚朝贤.电力系统继电保护技术应用现状的探讨[J].科技向导,2012,(35):204.[8]王秀华.网络化智能电机保护器的设计[J].电机与控制应用,2019,36(4):58-61.[9]YinLeeGoh,AgileswariK.Ramasamy,FarrukhHafizNagi.DSPbasedovercurrentrelayusingfuzzybang-bangcontroller[J].MicroelectronicsReliability,2011,(51):2366-2373.[10]YinLeeGoh,AgileswariK.Ramasamy,FarrukhHafizNagi.DSPbasedfuzzyandconventionalover-currentrelaycontrollercomparisons[J].MicroelectronicsReliability,

2013,7(53):1029-1035.[11]HosseinAskariamAbyaneh,FarzadRazavi,MajidAlDabbagh.Acomprehensivemethodforbreakpointsfindingbasedonexpertsystemforrotectioncoordinationinpowersystems[J].ElectricPowerSystemsResearch,2017,6(77):660-672.[12]李汉波.基于FPGA平台数字信道化接收机的开发与研制[D].西安:西安电子科技大学,2019.[13]张桂青,冯涛,王建华.基于IP核的智能化电器SOC设计与实现[D].西安:西安交通大学,2019.[14]M.H.Hussain,S.R.A.Rahim,I.Musirin.OptimalOver-currentRelayCoordination:Areview[J].2013,(59):332-336.[15]A.H.A.Bakar,H.Mokhlis,H.A.Illias.Thestudyofdirectionalover-currentrelayanddirectionalearth-faultprotectionapplicationfor33kVundergroundcablesysteminMalaysia[J].InternationalJournalofElectricalPower&EnergySystems,2012,1(40):113-119.[16]A.Conde.Designofaninteractiveapplicationforeducationalsupportandperformanceanalysisofovercurrentrelay[J].ElectricalPowerandEnergySystems,2014,(59):123-129.[17]AhmadRazaniHaron,AzahMohamed,HussainShareef.CoordinationofOvercurrent,DirectionalandDifferentialRelaysfortheProtectionofMicrogridSystem[J].ProcediaTechnology,2013,(11):366-373.[18]Chao-RongChen,Cheng-HungLee,Chi-JuinChang.Optimalovercurrentrelaycoordinationinpowerdistributionsystemusinganewapproach[J].ElectricalPowerandEnergySystems,2013,(45):217-222.[19]O.ArreolaSoria,A.CondeEnríquez,L.A.TrujilloGuajardo.Overcurrentrelaywithunconventionalcurvesanditsapplicationinindustrialpowersystems[J].ElectricPowerSystemsResearch,2014,(110):113-121.[20]A.Conde,E.Vazquez.Applicationofaproposedovercurrentrelayinradialdistributionnetworks[J].ElectricPowerSystemsResearch,2011,2(81):570-579.[21]程岩,刘宝全.车辆电动助力转向自动化控制系统过流保护功能设计[J].城市轨道交通研究,2012,15(7):68-73.[22]VarunMaheshwari,BhagwanDasDevulapalli,A.K.Saxena.FPGA-baseddigitalovercurrentrelaywithconcurrentsense-process-communicatecycles[J].InternationalJournalofElectricalPower&EnergySystems,2013,(55):66-73.[23]ArnaudGaillard,PhilippePoure,ShahrokhSaadate.FPGA-basedreconfigurablecontrolforswitchfaulttolerantoperationofWECSwithDFIGwithoutredundancy[J].RenewableEnergy,2013,(55):35-48.[24]\o"SearchAuthor"Kumar,Vishal;\o"SearchAuthor"Prabhu,Sanjay.SOPCdesignforimplementationofovercurrentrelay[J].IEEEPowerIndiaConference,2016:278-282.[25]王宪军.电力系统继电保护技术的现状与发展[J].大众标准化,2016,(5):112-114.[26]王立新,曹丽霞.一种新型的单相逆变器过流保护控制算法与仿真[J].机电信息,2010,(6):98-99.[27]程岩,刘宝全.车辆电动助力转向自动化控制系统过流保护功能设计[J].城市轨道交通研究,2012,(7):68-72.[28]韩彬,齐蓉.双余度电机伺服系统过流保护研究[J].微电机,2018,41(5):85-93.[29]李本瑜.大型分相变压器低压侧过流保护正定计算应注意的问题[J].继电器,2015,33(7):75-83.[30]刘涛,李红亮,李超.基于DSP的矿井下漏电保护研究[J].电子质量,2013,(9):18-21.[31]杨焱麟,公茂法,张晓明.基于FPGA的煤矿井下相敏过流保护器的研究[J].煤矿机械,2010,31(3):165-167.[32]朱文刚,胡仁杰,陆建军.基于Blackfin531和FPGA的继电保护测试仪的设计[J].测控技术,2018,(264):124-126.[33]钱国明,李拥军,李颖.变压器相间过流保护不正确动作原因的探讨[J].继电器,2015,33(15):24-27.[34]杨启东，屈慢莉.“两机一变”主变复压过流保护动作事故分析及改造[J].广西电业,2013,(7):80-82.[35]李国栋,严宇,皮俊波等.高领背靠背直流系统过流保护动作案例分析[J].电力系统自动化,2012,36(23):126-130.[36]蔚晓明,陈琼,廖建庆.电力系统交流电参量检测系统的研究[J].山西电力科学研究院,2018,04(05):83-87.[37]夏骥,戴瑜兴.基于DSP的多功能电参数测量装置设计与开发[D].湖南:湖南大学.2018.[38]蔡忠法.电参量自适应测量技术研究[D].浙江:浙江大学电气工程学院.2019.[39]PrashantP.Bedekar,SudhirR.Bhide.Optimumcoordinationofovercurrentrelaytimingusingcontinuousgeneticalgorithm[J].ExpertSystemswithApplications,2011,9(38):11286-11292.[40]Z.Szadkowski.16-pointdiscreteFouriertransformbasedontheRadix-2FFTalgorithmimplementedintocycloneFPGAastheUHECRtriggerforhorizontalairshowersinthePierreAugerObservatory.NuclearInstrumentsandMethodsinPhysicsResearchSectionA:Accelerators,Spectrometers,DetectorsandAssociatedEquipment.2016,560(2):309-316.[41]刘凯里.数字化变电站继电保护优化配置研究[D].广州:华南理工大学,2012.[42]阮建国,陈炯.基于FPGA的数字保护中卡尔曼滤波的实现[J].电力系统保护与控制,2019,37(22):121-125.[43]张晓斌,张峰.微机反时限过流保护算法及其DSP实现[J].机电一体化.2019,8(14):71-81.[44]张小鸣.矿用变电所测控系统研究[D].南京:南京理工大学,2018.[45]张维,输电系统反时限过流保护动作特性的协调优化[D].合肥:合肥工业大学,2019.[46]TinghongZhao,ZibinMan,ZhijunWang.TheresearchofrelayprotectionsystembasedonMulti-Agent[J],IEEE,SecondInternationalSymposiumonIntelligentInformationTechnologyApplication,2:191-195;2018.[47]Chao-RongChen,Cheng-HungLee,Chi-JuinChang.Optimalovercurrentrelaycoordinationinpowerdistributionsystemusinganewapproach.InternationalJournalofElectricalPower&EnergySystems.2012,45(1):217-222.[48]刘光军.浅谈变压器继电保护[J].中国信息化,2013,(14):433-435.[49]王思华.电力机车谐波制动过电流微机保护的研究[J].自动化仪表.2012,9:8-10.[50]史久根,洪杰,韩江洪.嵌入式电机过流保护算法的设计与应用[J].仪器仪表学报.2018,29(8):182-187.[51]田小林,王建华,刘红军.一种基于单片机和FPGA的电力系统谐波分析方法[J].电测与仪表.2014,41(458):17-19.[52]YinLeeGoh,AgileswariK.Ramasamy,FarrukhHafiz