2025年集成电路系统设计基础试卷及答案

2025年集成电路系统设计基础试卷及答案一、单项选择题（每题2分，共20分）1.在CMOS反相器直流特性曲线中，当输入电压VIN等于输出电压VOUT时，该点称为A.阈值点  B.翻转点  C.单位增益点  D.静态工作点答案：B解析：翻转点（SwitchingThreshold）定义为VIN=VOUT时的输入电压，此时反相器处于高增益区，是噪声容限分析的关键参数。2.65nm工艺下，栅氧厚度tox≈1.2nm，若相对介电常数εr=3.9，则单位面积栅氧电容Cox约为A.8.6fF/μm²  B.17.3fF/μm²  C.34.5fF/μm²  D.69.0fF/μm²答案：B解析：Cox=ε0εr/tox=8.85×10⁻¹²×3.9/(1.2×10⁻⁹)=28.8mF/m²=17.3fF/μm²。3.在四位超前进位加法器中，产生组进位传播信号P3:0的正确布尔表达式为A.P3+P2+P1+P0  B.P3·P2·P1·P0  C.(P3+P2)·(P1+P0)  D.P3⊕P2⊕P1⊕P0答案：B解析：组传播信号需所有位均传播，故为各Pi的“与”。4.下列低功耗技术中，对动态功耗与静态功耗同时有效的是A.电源门控  B.多阈值单元  C.衬底偏置  D.时钟门控答案：C解析：反向衬底偏置可提高Vth降低漏电，同时降低结电容减少动态功耗；其余选项仅针对单一功耗成分。5.若某SRAM单元在0.7V、25°C下读静态噪声容限（RSNM）为82mV，温度升高至85°C时，RSNM将A.增大15mV  B.基本不变  C.减小约12mV  D.减小至0mV答案：C解析：温度升高导致阈值电压下降、亚阈值斜率退化，单元翻转点漂移，RSNM典型降幅约0.15mV/°C，60°C温升≈9mV，考虑迁移率下降综合效应取12mV。6.在同步时序电路中，若时钟uncertainty=50ps，setuptime=80ps，holdtime=60ps，则最小时钟周期由下列哪项决定A.组合逻辑延迟+clocktoq+setup+uncertaintyB.组合逻辑延迟+clocktoq+holduncertaintyC.组合逻辑延迟+clocktoq+setupuncertaintyD.组合逻辑延迟+clocktoq+hold+uncertainty答案：A解析：setup约束决定周期下限：Tclk≥tCQ+tLogic+tSU+tUncertainty。7.采用0.9V、28nm工艺实现一个32KBSRAM，若位线电容CBL=180fF，敏感放大器偏移电压σOS=25mV，则最小位线电压差ΔVBL需满足A.≥25mV  B.≥6σOS=150mV  C.≥3σOS=75mV  D.≥100mV答案：C解析：为保证10⁻⁹误码率，通常取3σ裕度，故ΔVBL≥75mV。8.在数字布局布线阶段，出现“天线效应”的根本原因是A.金属线过长  B.等离子刻蚀导致电荷积累  C.电迁移  D.化学机械抛光不均匀答案：B解析：等离子体刻蚀时金属收集电荷，薄栅氧被击穿，与线长无关而与面积比相关。9.对于单端SARADC，若参考电压VREF=1.0V，电容阵列总容值C=8pF，则1LSB对应的电荷量为A.0.5fC  B.1.0fC  C.2.0fC  D.4.0fC答案：B解析：1LSB=VREF/2ⁿ，设n=10，则Q=C·VREF/2¹⁰=8pF×0.976mV≈1.0fC。10.在SystemVerilog断言中，序列“[1:3]a1b”表示A.a与b间隔1~3周期  B.a与b间隔2~4周期  C.a持续1~3周期后b立即成立  D.a成立后再经1~3周期b成立答案：D解析：[1:3]表示延迟范围，a成立后再延迟1~3周期，然后b在下一周期成立。二、填空题（每空3分，共30分）11.某NMOS管在0.8V、25°C下阈值电压Vth0=320mV，衬底偏置系数γ=0.45V½，2ΦF=0.88V，若源极电压VS=0.3V，则体效应导致的阈值电压增量ΔVth=______mV。答案：78解析：ΔVth=γ(√(2ΦF+VS)√2ΦF)=0.45(√1.18√0.88)=0.45×0.173=0.078V。12.在14nmFinFET中，鳍高Hfin=42nm，鳍宽Wfin=8nm，若等效氧化层厚度EOT=0.85nm，则每鳍有效栅宽Weff=______nm。答案：100解析：Weff=2Hfin+Wfin=2×42+8=92nm，考虑顶部栅再+8nm，总计100nm。13.某时钟树采用Htree结构，从根节点到末端差分长度为8mm，若片上铜互连延迟为70ps/mm，则时钟skew上限为______ps。答案：560解析：差分长度×单位延迟=8×70=560ps。14.若一个8tapFIR滤波器系数为对称型，则所需乘法器数量可降至______个。答案：4解析：利用对称性h(i)=h(7i)，先预加再乘，8个系数只需4个乘法器。15.在65nm工艺下，1mm长的最小宽度金属2互连，其RC延迟常数约为______ps。答案：1.2×10³解析：典型R=0.18Ω/□，C=0.2fF/μm，1mm线总R=180Ω，C=200fF，τ=RC=36ps/mm，1mm≈1.2ns，但考虑相邻线耦合取经验值1.2×10³ps。16.若某芯片功耗P=2W，结温TJ=95°C，环境温度TA=45°C，则封装热阻θJA=______°C/W。答案：25解析：θJA=(TJTA)/P=50/2=25°C/W。17.在LVDS接口中，差分摆幅VOD=350mV，负载RL=100Ω，则每通道静态电流为______mA。答案：3.5解析：I=VOD/RL=0.35/100=3.5mA。18.某PLL输出频率2.4GHz，参考频率48MHz，则分频比N=______。答案：50解析：N=2.4G/48M=50。19.若某芯片采用TSV3D封装，TSV直径8μm，深宽比10:1，则TSV深度为______μm。答案：80解析：深度=直径×10=80μm。20.在DFT中，若扫描链长度为1000，测试时钟频率50MHz，则测试向量移位耗时为______μs。答案：20解析：T=1000/(50×10⁶)=20×10⁻⁶s。三、简答题（每题10分，共30分）21.阐述FinFET相比平面CMOS在抑制短沟道效应方面的物理机制，并给出亚阈值摆幅SS的表达式变化。答案：(1)三维鳍形结构使栅极从三面环绕沟道，显著增强栅控能力，降低漏极电场穿透，抑制阈值电压滚降与DIBL。(2)薄鳍体使耗尽层厚度被几何限制，体电荷密度降低，表面势分布更均匀，减少亚阈值漏电流。(3)亚阈值摆幅SS=ln10·kT/q·(1+Cd/Cox)，FinFET中Cd因体效应减弱而减小，故SS更接近理想值60mV/dec，28nmFinFET实测SS≈65mV/dec，而平面65nmCMOS约85mV/dec。22.画出SRAM读操作时的位线时序图，标出关键时间参数，并说明如何提升读速度。答案：时序图要点：预充阶段：BL、BLB被拉到VDD，时间tPRE。字线WL上升，单元开始放电，ΔVBL指数增长。当ΔVBL≥敏感放大器偏移裕度（如75mV）后，SA使能信号SE拉高，完成放大，耗时tSA。总读延迟tRCD=tWLtSE+tSA。提升方法：1.降低位线电容：采用分层位线、减少单元数/段，或引入局部灵敏放大器。2.提高单元电流：增大NMOS传输管宽长比，但需保持面积与稳定性。3.降低SA偏移：采用失调补偿技术、增大输入对管面积、降低温度漂移。4.提高预充电流：采用分级预充、低阻抗金属层。23.解释时钟门控（ClockGating）对峰值电流与IRdrop的影响，并给出实现时的ECO流程。答案：影响：门控关闭时，局部时钟网络电容停止充放电，减少动态电流，降低峰值电流Ipeak。但门控打开瞬间，大电容需同时充电，产生“rushcurrent”，导致局部IRdrop增大，可能引发时序失效。ECO流程：1.在综合后网表中插入ICG（IntegratedClockGating）单元，保持时钟树平衡。2.进行功耗网格分析，识别IRdrop热点。3.若drop>5%VDD，则：a.增加门控单元驱动能力，减小开启斜率；b.在热点附近加decap；c.将大寄存器组拆分为多个小门控域，错峰开启。4.重新布局供电条，更新PG网表，跑StarRC/RedHawksignoff。5.最终用PrimeTimePX验证时序与功耗，确认rushcurrent<预算值。四、计算与分析题（共20分）24.设计一个采用0.9V、28nm工艺的宽电压SRAM，要求在最差SScorner、40°C、VDD=0.6V时RSNM≥120mV。已知单元比β=2，单元电流Icell=8μA，位线电容CBL=200fF，目标读速度200MHz。(1)推导满足SNM的PMOS/NMOS宽长比下限；(2)计算最大可接受位线分离时间Δt；(3)若采用8段分层结构，每段32单元，验证是否满足速度要求。答案：(1)采用8T单元或6T读辅助；以6T为例，SNM≈(VDDΔV)/√(1+β)。设SNM≥0.12V，则ΔV≤0.60.12√(1+2)=0.60.208=0.392V，需β≥(0.6/0.12)²1≈24，与给定β=2矛盾，故必须采用读辅助技术：在NMOS下拉管加正向衬底偏置VBS=0.3V，使Vth下降约60mV，等效β提升30%；采用列级辅助读缓冲（9T），SNM与读电流解耦，可独立优化。最终取WP/WN=1.5，满足120mV。(2)位线电压差ΔVBL=Icell·Δt/CBL≥75mV，Δt≥75mV×200fF/8μA=1.875ns。时钟周期T=5ns，需Δt≤0.4T=2ns，故1.875ns<2ns，满足。(3)每段32单元，段电容Cseg=200fF/8=25fF，Δtseg=75mV×25fF/8μA=0.234ns，远小于2ns，速度裕度充足。五、设计题（共30分）25.设计一款用于BLE2.4GHz接收机的低中频（2MHz）复数带通ΔΣADC，指标：信号带宽1MHz，SNDR≥72dB，功耗≤1mW，电源1.0V，工艺40nmCMOS。要求：a.给出系统级架构框图，标注关键参数；b.确定调制器阶数、过采样率、量化位数；c.计算积分器电容范围并给出运放指标（DC增益、GBW、热噪声）；d.描述时钟抖动预算与DAC单元设计；e.列出版图级降低串扰的3条措施。答案：a.架构：三阶复数带通CIFFBP，前馈+局部反馈，复数零点移频至2MHz，FS=128MHz，OSR=64。b.阶数L=3，OSR=64，1bit量化即可满足SNRq=6.02×1+1.76+30log10(OSR)10log10(π²L/2L+1)=77dB>72dB。c.热噪声预算：KT/C≤(SNDR10dB)噪声底，7210=62dB→Vn²≤(0.32μV)²，设反馈DACVref=0.4V，最大积分器摆幅0.2V，则第一级C≥KT/Vn²=3.7pF，取4pF；运放GBW≥5×FS=640MHz，DC增益≥60dB，输入对管gm≥2πGBW·C=