CMOS数字集成电路原理与分析 课件 第6-10章 CMOS逻辑门电路- CMOS集成电路IO电路及封装

CMOS数字集成电路原理与分析第六章CMOS逻辑门电路第五章

内容概述CMOS反相器电路结构由PMOS和NMOS所组成的互补型电路-CMOS。输入稳定时总有一个截止，具有低功耗特点。CMOS反相器的静态特性VOH:输出电平为逻辑”1”时的最大输出电压VOL:输出电平为逻辑”0”时的最小输出电压VIL:仍能维持输出为逻辑”1”的最大输入电压VIH:仍能维持输出为逻辑”0”的最小输入电压VM:逻辑阈值，输出等于输入时对应的输入电压CMOS反相器的噪声容限CMOS反相器的瞬态特性三态反相器迟滞反相器第6章CMOS逻辑门电路010204MOS管的串并联特性CMOS复合逻辑门02要点内容基本CMOS静态逻辑门要点内容01传输门逻辑电路要点内容0503要点内容CMOS静态逻辑门的功耗要点内容07CMOS静态逻辑门的延迟要点内容08要点内容动态逻辑电路06要点内容功耗和延迟的折中6.1基本CMOS静态逻辑门第六章

CMOS逻辑门电路反相器AOO=ApnAO两输入与非门O=A·BAOB两输入或非门O=A+BAOBnAOpnBpOpAnpBn6.1基本CMOS静态逻辑门第六章CMOS逻辑门电路两输入与非门O=A·BAOBOpAnpBnCMOS与非门ABO0010111011106.1基本CMOS静态逻辑门第六章CMOS逻辑门电路两输入或非门CMOS或非门ABO001010100110AOBO=A+BnAOpnBp6.1基本CMOS静态逻辑门第六章CMOS逻辑门电路三输入与非门O=A·B·CAOBCABCABCO三输入或非门O=A+B+COABCABCCBAONMOS、PMOS互补：（并联《====》串联）NMOS

输出为“0”PMOS

输出为“1”与：NMOS串PMOS并或：NMOS并PMOS串：

生成电路为负逻辑：

组成AND和OR时，加一反相器。晶体管数为：

输入端子数的两倍。多输入逻辑门6.2CMOS复合逻辑门第六章CMOS逻辑门电路O=A·B+C·DAOBCOACBADBDDCO=(A+B)·(C+D)AOBCDOABCACDDBO=A·B+CAOBCABCOABC6.2CMOS复合逻辑门第六章CMOS逻辑门电路二输入异或门ABOO=A·B+A·B=A·B+A·B=(A·B)·(A·B)=(A+B)·(A+B)AOBABO=(A+B)·(A+B)OABAAABBBBBAAABO0000111011106.2CMOS复合逻辑门第六章CMOS逻辑门电路

调整逻辑关系式，使得输出为负逻辑逻辑关系为与时，NMOS串联、PMOS并联逻辑关系为或时，NMOS并联、PMOS串联改变尺寸可调整输入阈值或速度复合逻辑门电路的构成方法6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管串联的情况晶体管的驱动能力是用其导电因子k来表示的，k值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？先考虑两个阈值电压相同的MOS晶体管串联的情况。设导电因子分别为K1和K2的两个MOS管串联后，其等效导电因子为Keff。6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管串联的情况对于MOS管来说，其线性区电流的表达式为将电流表达式进行如下变换整理得设串联的两个MOS晶体管的阈值电压VT相同，且工作在线性区，则其源漏电流分别为（1）（2）6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管串联的情况由于IDS1=IDS2，因此由式（1）和式（2）可得（3）将式（3）代入式（1）得又因为对于等效后的MOS晶体管来说，其电流表达式为对比式（4）和式（5），可得（4）（5）同理可推出N个管子串联使用时，其等效增益因子为6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管并联的情况先考虑阈值电压VT相同、导电因子分别为K1和K2的两个MOS管并联的情况。设其等效导电因子为Keff其总的源漏电流IDS为对并联后的等效MOS管，有同理可推出N个管子并联使用时，其等效增益因子为对比可得6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管尺寸的设计在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当，即在最坏的工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。例1、考虑右图所示的二输入与非门的情况，设标准反相器nMOS管和pMOS管的导电因子Kn=Kp，对于逻辑门，设Kn1=Kn2=K′n，Kp1=Kp2=K′p，为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的特性相同，pMOS管和nMOS管的尺寸应如何选取？6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管尺寸的设计考虑各种输入情况下上拉管和下拉管的等效导电因子，如下图所示。（a）当A,B=1,1时，下拉管的等效导电因子Keffn

=K′n/2。（b）当A,B=0,0时，上拉管的等效导电因子Keffp

=2K′p

。（c）当A,B=1,0或0,1时，上拉管的等效导电因子Keffp

=K′p。6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管尺寸的设计综合以上情况，在最坏的工作条件，即（a）、（c）时，应使因为又由于故可得由于通常最终可得6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管尺寸的设计例2、考虑相同参数条件下二输入或非门的晶体管尺寸设计，如左图所示考虑各种输入情况下上拉管和下拉管的等效导电因子，如图所示。（a）A,B=0,0时，上拉管的等效导电因子Keffp

=K′p/2。（b）A,B=1,1时，下拉管的等效导电因子Keffn

=2K′n

。（c）A,B=1,0或0,1时，下拉管的等效导电因子Keffn

=K′n。6.3MOS管的串并联特性第六章CMOS逻辑门电路晶体管尺寸的设计综合以上情况，在最坏的工作条件，即（a）、（c）时，应使因为又由于故可得由于通常最终可得6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路功耗组成CLVddVDD0tV1.当输入信号为0时：输出保持1不变，没有电荷转移3.当输入信号从0－>1(发生跳变)时：输出从“1”转变为“0”,有电荷转移012.当输入信号为VDD时：输出保持0不变，没有电荷转移动态功耗静态功耗6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路功耗组成：静态功耗在输入为0或1（VDD)时，两个MOS管中总是一个截止一个导通，因此没有从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0对于深亚微米器件，存在泄漏电流Ileakage随着特征尺寸的减小，泄漏电流功耗变得不可忽视，减小泄漏电流功耗是目前的研究热点之一。6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路功耗组成：静态功耗亚阈值漏电流源极(S)漏极(D)栅极(G)VGVDIDVT降低，Isub增大但VT增加，速度减慢折中由少数载流子的扩散引起，类似双极晶体管反向偏置二极管漏电流6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路功耗组成：动态功耗1.短路电流功耗：在输入从0到1或者从1到0瞬变过程中，NMOS管和PMOS管都处于导通状态，此时存在一个窄的从VDD到VSS的电流脉冲，由此引起的功耗叫短路电流功耗。2.瞬态功耗：在电路开关动作时，对输出端负载电容进行充放电引起的功耗。6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路功耗组成：动态功耗短路电流功耗VinVoutCLVdd瞬态功耗E=1/2CLVDD2每次翻转消耗的能量EPdyn=E*f=CLVDD2f为减小功耗需要减小CL

,VDD

和f（平均转换频率）动态（翻转）的能量和功耗：与驱动器件的电阻无关6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路降低动态功耗减小功耗需要减小CL

,VDD

和f集成电路的发展趋势之一：电源电压VDD越来越低！动态功耗PD短路电流功耗瞬态功耗（电容充放电功耗）PD=E*f=CLVDD2f

最有效的方法？VDD6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路降低动态功耗方案一：降低电源电压功耗减小速度变慢折中多电源电压电路对于电路中的非关键通路采用较低的电源电压供电以减小功耗，而对于关键通路则采用较高的电源电压供电以保证速度。6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路降低动态功耗方案二：降低开关活动性方案三：减小实际电容对于一个电路来说，在电路的某一时刻往往会存在若干不必要的逻辑门的翻转，即它们的翻转对电路的输出不做任何贡献。针对具体的设计，通过采取一定的方法减小逻辑门的翻转次数是通过降低开关活动性来降低动态功耗的应用。设计电路时尽量减小电路的门数以降低功耗，这种方法既可以降低动态功耗，也可以降低静态功耗。思维方法：多个技术指标的折中考虑6.4CMOS静态逻辑门的功耗第六章CMOS逻辑门电路降低静态功耗亚阈值漏电功耗减小速度变慢折中多阈值CMOS技术当电路处于正常工作状态时，睡眠晶体管导通，工作时的电路速度取决于逻辑电路中的低VT晶体管；当电路处于待机工作状态时，睡眠晶体管截止，此时的泄漏电流由高VT的睡眠晶体管决定方案：提高阈值电压6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法反向器的延迟设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应RN、RP为等效电阻CL为负载电容6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法与非门的延迟（1）一个pMOS晶体管导通时，对应的tpLH为0.69CLRP。（2）两个pMOS晶体管导通时，对应的tpLH为0.69CL(RP/2)。（3）两个nMOS晶体管导通时，对应的tpHL为0.69CL(2RN)。一般只关注最坏的情况6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法等效电阻的估算当晶体管的VDS和VGS为VDD时对应的电阻为R0，则一般取晶体管的平均电阻为0.75R0。负载电容的估算总负载电容自身电容连线电容扇出电容6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法负载电容的估算自身电容连线电容扇出电容与输出端相连的本级电路电容：N管和P管的漏端电容之和后级门的输入而引起的本级门的电容短线可忽略，长线需考虑6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法下面以常见的几种逻辑门为例来进行延迟时间的估算，下面的例子基于以下假设。（1）所有逻辑门的扇出数都为1，即后级负载所带的同类门数为1个。（2）忽略连线电容。（3）所有晶体管的栅长取最小尺寸，并设其为1μm。（4）pMOS和nMOS器件的工艺参数如下：单位沟道宽度的栅极电容为CG,n，单位沟道宽度的漏极扩散电容为CD,n，VDS均和VGS为VDD时对应的单位沟道宽度电阻为R0例3、如图所示的反相器，求输入信号VIN到输出信号VOUT的延迟时间，图6.32中所标尺寸为晶体管的栅宽，单位为μm。6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法例3、如图所示的反相器，求输入信号VIN到输出信号VOUT的延迟时间，图中所标尺寸为晶体管的栅宽，单位为μm。VOUT处的负载电容为因此其时间常数为式中，τ0为反相器自身电容导致的延迟时间（此处用时间常数表示），Cinv为标准反相器的栅极电容（设标准反相器中pMOS晶体管的尺寸为nMOS晶体管尺寸的2倍）。6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法例4、如图所示的与非门，求输入信号VIN到输出信号VOUT的延迟时间，图中所标尺寸为晶体管的栅宽，单位为μm。VOUT处的负载电容为因此其时间常数为6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法例5、如图所示的与非门，求输入信号VIN到输出信号VOUT的延迟时间，图中所标尺寸为晶体管的栅宽，单位为μm。VOUT处的负载电容为因此其时间常数为6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法反相器与非门与非门等效电阻相同电容比反相器大4/3倍输入电容相同电阻比反相器大4/3倍6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法τint为自身延迟时间反相器的τint为τ0，n输入逻辑门为nτ0后级负载延迟时间：0.75CinvR0:FO=1时，反相器的延迟时间f:FanoutLE:LogicalEffort（逻辑因子）6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路延迟时间的估算方法若扇出数f

=

1：（a）（c）（b）EDA设计工具根据所施加的约束不同，同样的逻辑功能综合出来的门级电路则不同八输入与非门6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路缓冲器最优化设计在电路设计时，经常会遇到带大电容负载的情况，如例6。例6、如图所示，大电容负载下，信号延时很长6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路缓冲器最优化设计τ=0.75RC减小R增大自身C增加前级延时电路中有若干个类似反相器这样的单元，不能仅考虑本级的延迟，要在不影响其他电路延迟的基础上进行优化，就如个人和集体的关系！增加缓冲器可以缩短延迟时间6.5CMOS静态逻辑门的延迟第六章CMOS逻辑门电路缓冲器最优化设计过多的缓冲器反而使延迟时间增大，也会带来额外的面积和功耗在前面，缓冲器尺寸3倍3倍地成段增大，接下来改变缓冲器级数和尺寸，计算其延迟时间6.6功耗和延迟的折中第六章CMOS逻辑门电路功耗延迟折中需要一种衡量标准功耗延迟积（PowerDelayProduct，PDP）式中，Pavg是门的平均功耗，tp是门的平均传输延迟。只考虑门的主要功耗来源，可得到存在局限性，不含时序信息，即无法表现出延迟6.6功耗和延迟的折中第六章CMOS逻辑门电路因此定义另一种衡量标准，即用延迟乘以PDP，叫能量延迟积（EnergyDelayProduct，EDP）前面已经得到了PDP的等式，下面给出tp的估算表达式。因为所以可得带入前式可得到6.7传输门逻辑电路第六章CMOS逻辑门电路输入信号可以从栅极、源极、漏极输入使用传输门构成传输门逻辑基本的传输门6.7传输门逻辑电路第六章CMOS逻辑门电路基本的传输门NMOS传输门不能正确传输高电平为了恢复全振幅，输出端增加电荷保持电路。6.7传输门逻辑电路第六章CMOS逻辑门电路基本的传输门PMOS传输门不能正确传输低电平CMOS静态逻辑门中为什么要用负逻辑？采用正逻辑会有什么问题CMOS传输门高电平低电平都可以正确传输但是电路规模增大6.7传输门逻辑电路第六章CMOS逻辑门电路常见的传输门逻辑电路传输门逻辑电路举例二选一多路开关（nMOS传输门）二选一多路开关（CMOS传输门）四选一多路开关（CMOS传输门）6.7传输门逻辑电路第六章CMOS逻辑门电路常见的传输门逻辑电路传输门逻辑电路举例ABO000011101110二输入异或门二输入同或门A0BO0010101001116.7传输门逻辑电路第六章CMOS逻辑门电路常见的传输门逻辑电路传输门逻辑特点特点一：传输门逻辑电路由两个控制信号相反的传输门并联构成，相同的电路结构，在输入信号不同时，可构成不同的逻辑功能。6.7传输门逻辑电路第六章CMOS逻辑门电路常见的传输门逻辑电路传输门逻辑特点特点二：当传输门级联时，随着段数的增加，其传输延迟变大，需要在传输门逻辑电路中插入反相器以提高其驱动能力，通常其级联段数控制在4以内。将晶体管等效为电阻时利用Elmore近似公式可以求出节点i的时间常数为

Di=C1R1+C2(R1+R2)+…+Ci(R1+R2+…+Ri)6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法基于BDD的自动逻辑生成01101001aaaaaaaabbbbbbcccaaaa（BinaryDecisionDigram）f6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法yzA1A2BCXXXyzABCXX缩减规则1当两个节点的传输到下一级节点的传输路径完全相同时,两个节点可以缩减为1个yXXy缩减规则2当1节点的所有传输路径都归结到同一个下一级节点时,这个节点可以省略.X6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法01101001aaaaaaaabbbbbbcccaaaaf6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法10aaaaaaaabbbbbbcccaaaaaa合并f10aaaabbbbbcccaabf6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法10aaaabbbbbcccaabfVddVssaaaabbbbbcccaabf映射MOS管X支路到VddX支路到Vss传输变量XX支路到VssX支路到Vdd传输变量XabbbbbcccaabfabCbfCbbaaaa6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法练习：采用BDD方法生成基于传输门的异或逻辑F=A⊕B。6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法举例ABO0000111011100110BBbbAaabb10BBbAabbba6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法举例(续)Oabb10Oab10BBbAabbbaaabbb6.7传输门逻辑电路第六章CMOS逻辑门电路传输门逻辑电路设计方法举例(续)Oabb10Oab10BBbAabbbaaabbb6.8动态逻辑电路第六章CMOS逻辑门电路基本动态逻辑电路的工作原理逻辑部分由输出低电平的NMOS网组成输出信号与电源之间插入了栅控制极为时钟信号的PMOS,NMOS网与地之间插入了栅控制极为时钟信号的NMOS预充管求值管时钟信号逻辑部分动态逻辑电路输出高低电平时靠电容的电荷保持机理维持高电平。6.8动态逻辑电路第六章CMOS逻辑门电路基本动态逻辑电路的工作原理2NOR2NAND典型CMOS动态逻辑电路结构6.8动态逻辑电路第六章CMOS逻辑门电路基本动态逻辑电路的工作原理时钟脉冲为低电平时图(b)：MP管导通，MN管截止，输出为VDD时钟脉冲为高电平时图(a)：MP管截止，MN管导通，输出为所定逻辑6.8动态逻辑电路第六章CMOS逻辑门电路基本动态逻辑电路的工作原理与n网CMOS动态逻辑电路不同的是p网CMOS动态逻辑电路中的预充管为Mn，取值管为Mp时钟脉冲为高电平时：MP管截止，MN管导通，输出为GND时钟脉冲为低电平时：MP管导通，MN管截止，输出为所定逻辑p网CMOS动态逻辑电路pMOS晶体管的导电能力比nMOS晶体管差，所以通常采用速度比较快的n网逻辑来实现动态逻辑电路6.8动态逻辑电路第六章CMOS逻辑门电路CMOS动态逻辑电路的优缺点动态逻辑电路静态逻辑电路2NOR2NAND节省面积，输入电容减半只使用开关速度比较高速的NMOS，速度更快，常用于高速电路静态功耗小，晶体管数目少，功耗比静态逻辑电路更低优点6.8动态逻辑电路第六章CMOS逻辑门电路CMOS动态逻辑电路的优缺点在逻辑取值阶段，只允许一次放电存在时间制约，对于单一时钟：在第1级反相器的输出逻辑被正确取值之前，已被预充电至VDD的输出端会使下一级反相器的输出端发生放电缺点不改进CMOS动态逻辑电路结构，是不能直接使用的6.8动态逻辑电路第六章CMOS逻辑门电路多米诺逻辑逻辑链长要求取值时间长，但太长存在漏电!一级一级跳变像多米诺骨牌!6.8动态逻辑电路第六章CMOS逻辑门电路多米诺逻辑增加电荷保持电路!6.8动态逻辑电路第六章CMOS逻辑门电路多米诺逻辑n-p型多米诺逻辑省去了反相器!在评估阶段：对PDN网只允许有0

1跳变对PUN网只允许有1

0跳变6.8动态逻辑电路第六章CMOS逻辑门电路多米诺逻辑n-p型多米诺逻辑6.8动态逻辑电路第六章CMOS逻辑门电路存在的问题及解决方法电荷泄露解决方法：限制最小工作频率增加电荷保持电路6.8动态逻辑电路第六章CMOS逻辑门电路存在的问题及解决方法电荷共享解决方法：限制最小工作频率增加电荷保持电路6.8动态逻辑电路第六章CMOS逻辑门电路存在的问题及解决方法电荷共享解决方法：增大CC/CD的比值对中间节点也进行预充电或输出端设计电荷保持电路当MA导通，MB截止时，电容CD会共享电容CC的电荷导致输出电压VC从VDD降至[CC/(CC+CD)]VDD6.8动态逻辑电路第六章CMOS逻辑门电路存在的问题及解决方法时钟馈通解决方法：增加输出负载降低时钟的变化速度变化速度过快的时钟信号通过电容耦合到输出上，使得输出信号产生误差6.8动态逻辑电路第六章CMOS逻辑门电路存在的问题及解决方法体效应解决方法：信号排序，越先到的信号输入越靠近地的MOS管，提前将中间电位放电，减小体效应由于nMOS管B、C、D的源极与地不直接相连导致存在衬偏效应，使得MOS管导通速度不同，导致电路速度变慢本章小结1．CMOS静态逻辑门由互补的nMOS、pMOS开关网络串联构成，晶体管数量为输入信号数量的2倍。2．在CMOS静态逻辑门中，当逻辑关系式为“与”时，nMOS晶体管串联，pMOS晶体管并联。当逻辑关系式为“或”时，nMOS晶体管并联，pMOS晶体管串联。改变尺寸可调整逻辑阈值或速度。3．实现组合逻辑可以采用CMOS静态逻辑门、传输门逻辑电路和动态逻辑电路这三种结构。CMOS静态逻辑门具有好的噪声容限、完善的自动化设计工具，因此是最常用的一种通用型逻辑设计方式。但对于大扇入的复合逻辑门，会导致面积和性能的退化。传输门逻辑电路则在一些如多路选择器、以异或门为主的逻辑（如加法器）等特定的电路中具有明显的优势。动态逻辑电路在实现高速电路方面具有优势，但具有电荷泄漏、电荷分配等效应，设计时需考虑。第六章CMOS逻辑门电路下一章节知识导图复习先修知识点，预习基础知识点CMOS数字集成电路原理与分析第七章CMOS逻辑功能部件第六章

内容概述调整逻辑关系式，使得输出为负逻辑逻辑关系为与时，nMOS串联、nMOS并联逻辑关系为或时，nMOS并联、pMOS串联改变尺寸可调整输入阈值或速度CMOS静态组合逻辑设计准则晶体管串并联的导电因子串联并联传输门逻辑：同或、异或及选择器动态逻辑电路：高速电路晶体管尺寸设计上拉网最坏情况导电因子上拉网最坏情况导电因子相等CMOS静态逻辑的功耗1.静态功耗：栅极漏电流、漏极反偏pn结漏电流及亚阈值电流引起。2.动态功耗：短路电流和瞬态电路。CMOS静态逻辑门的延迟采用多阈值，降低电源电压降低电源电压，减小工作频率第7章CMOS逻辑功能部件010205算数逻辑单元和移位器二进制译码器02要点内容多路开关要点内容04乘法器要点内容要点内容0103要点内容二进制加法器和进位链7.1多路开关第7章CMOS逻辑功能部件多路开关也叫数据选择器或多路选择器，它可以在控制信号的作用下从多个数据通道中选择某一路到输出端。K0K1Y00D001D110D211D3晶体管级怎么实现？1bit多路开关K0、K1取反需要两个反相器共34个晶体管7.1多路开关第7章CMOS逻辑功能部件1.基于逻辑门的电路实现2.CMOS组合逻辑规则构建的晶体管级的电路实现4个3输入与门、1个4输入或非门、1个反相器构成K0、K1取反需要两个反相器，共46个晶体管从集成电路的角度，还应该要完成哪些设计呢？MOS晶体管的具体尺寸上拉网和下拉网的最坏情况4个p管串联，3个n管串联Kp/4=Kn/3Wp=(4mn/3mp)Wn分析速度，功耗版图1bit多路开关7.1多路开关第7章CMOS逻辑功能部件K0K1Y00D001D110D211D33.基于传输门逻辑的多路开关在实际应用中，多路开关多采用传输门逻辑实现1bit多路开关结构简单、速度功耗具有优势K1K0Y[3:0]00D0[3:0]01D1[3:0]10D2[3:0]11D3[3:0]K0,1D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]7.1多路开关第7章CMOS逻辑功能部件多路数据选择2026/1/18多路数据选择应用实例温度传感器湿度传感器压力传感器7.1多路开关第7章CMOS逻辑功能部件多路数据选择7.2二进制译码器第7章CMOS逻辑功能部件二进制译码器是实现代码转换的核心组件，它能够将二进制码“翻译”成对应的输出信号，被广泛应用于计算机、通信系统等领域。nbit输入信号译码器2n输出状态输入（3bit)输出（8bit）A0A1A2Y0Y1Y2Y3Y4Y5Y6Y700010000000001010000000100010000001100010000100000010001010000010011000000010111000000013-8译码器7.2二进制译码器第7章CMOS逻辑功能部件二进制译码器在实际应用中发挥着重要作用。在计算机的存储器系统中，二进制译码器用于选择存储单元，根据地址信号可准确找到对应的存储单元并进行数据读/写；在数字显示系统中，二进制译码器将二进制码转换为可驱动数码管显示的信号，以实现数字的直观显示。7.3二进制加法器和进位链第7章CMOS逻辑功能部件二进制加法半加(HalfAdder，HA)2个加数相加产生和值和进位输出2个加数及进位信号相加产生和值和进位输出全加（FullAdder，FA）二进制加法的基础运算单元输入信号输出信号ABSCo0000011010101101二进制半加运算输入信号输出信号ABCiSCo0000000110010100110110010101011100111111二进制全加运算S=A⊕B

Co=AB

7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计和值S计算电路ABCoSCiFulladder进位计算电路和值计算与进位计算模块的输入相同是否有共用电路？7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计1bit晶体管级全加器电路依据静态CMOS组合逻辑设计规则“和值”计算中包含与“进位产生”计算“进位产生”共享全加器进位计算1.互补静态CMOS全加器共用连接Ci(关键路径)的管子尽量靠近输出端和值计算7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计2.镜像CMOS全加器上拉网优化后全加器（镜像全加器）7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计3.传输门加法器G=ABP=进位产生信号进位传输信号进位取消信号7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计传输门加法器晶体管级电路7.3二进制加法器和进位链第7章CMOS逻辑功能部件一位全加器电路设计4．曼彻斯特进位链加法器P为1，G和D均为0，Ci被传输至CoG有效时，Mp导通，Mn截止，进位输出信号被上拉为逻辑1。D有效时，Mp截止，Mn导通，进位输出信号被下拉为逻辑0。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计1．行波进位加法器tadder=(n-1)tcarry+tsum结论:1.逐位进位加法器的传播延时与n成线性关系2.优化逐位进位加法器的全加器单元时，优化“进位延时”比“和延时”重要。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计输入信号和值输出ABCiS0000100110010100110110010101011100111110输入信号进位输出ABCiCo00001001010100101110100011011011010111107.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计正负补偿型行波进位4位加法器行波进位加法器优化目标:使进位通路延迟最小利用加法器的反相特性消除进位链上的反相器奇数单元偶数单元奇数单元偶数单元采用正负补偿型行波进位结构，nbit加法器的进位延迟减少了n-1个反相器的延迟。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计2.四位曼彻斯特进位链加法器进位输出信号由动态曼彻斯特进位电路产生G=ABP=和值输出信号由传输门加法器产生7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计3.进位旁路加法器进位传输信号Pk、进位产生信号Gk以及进位输入信号Cik

来生成对应各位的进位输出信号进位链传输最坏情况：P0P1P2P3=1,进位输入信号Ci0=1，该信号会沿着整个加法器链完成传输将P0P1P2P3作为多路开关的控制信号，当其值为1时，进位输入信号Ci0通过旁路开关送至进位输出信号Co3，改善最坏情况时的进位信号传输延迟。7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计n位进位旁路加法器结构n/m个等长的旁路级每一级含m位tadder=tsetup+mtcarry+(n/m-1)tbypass+(m-1)tcarry+tsumtsetup：进位产生信号和进位传输信号所需要的固定时间tcarry：一位进位输出信号的延迟tbypass：通过一级旁路多路开关的传输延迟tsum：产生最后一级“和”所需要的延迟4~8位以内，采用行波进位加法器超过4~8位，采用进位旁路加法器7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计4.超前进位加法器行波进位加法器和进位旁路加法器逐级进位问题位数增大加法器速度降低Coi

=

Gi

+

PiCi(i-1)第i级进位输出信号：Cii为第i级的进位输入信号，来源于前一级的进位输出，所以有Cii=Co(i-1)Coi

=Gi

+PiCo(i-1)第0级：Co0=G0+P0Ci0（Ci0为加法器的初始输入进位，通常为0）第1级：Co1=G1+P1Co0=G1+P1G0+P1P0Ci0第2级：Co2=G2+P2Co1=G2+P2G1+P2P1G0+P2P1P0Ci0第i级：Coi=Gi+PiCo(i-1)=Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1Pi-2…P0Ci0第n-1级：Co(n-1)=Gn-1+Pn-1Co(n-2)=Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+…+Pn-1Pn-2…P0Ci0直接写出所有进位与输入信号的关系任何一位的进位输出只由本级和前级的输入信号组成而不必等待逐级传输Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi7.3二进制加法器和进位链第7章CMOS逻辑功能部件多位加法器电路设计Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi4位超前进位加法器随着加法器位数的增大，这种超前进位加法器所需门的尺寸显然会增大到难以实现，因此，超前进位加法器的级数通常不超过4级，若位数较大，则在每4级之间采用行波进位加法器结构。7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件算数逻辑单元算术逻辑单元（ArithmeticLogicUnit，ALU）既能进行算术运算，又能进行逻辑运算的单元基于传输门逻辑的算数逻辑单元7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器b7b6b5b4b3b2b1b00b7b6b5b4b3b2b1右移1位b6b5b4b3b2b1b00左移1位0110111000110111右移1位11011100左移1位十进制1102205522一位可编程移位器随着移位位数的增大，电路复杂度增大7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器1.桶形移位器行数代表字长列数代表最大的可移位数1.信号只需要通过一个传输门，传播延时为常数2.面积主要被布线通道占据特点：7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器桶式移位器版图7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器2.对数移位器移位数控制为2i，设最大移位宽度为M位，则移位级数为log2M，速度也取决于log2M7.4算数逻辑单元和移位器第7章CMOS逻辑功能部件移位器2.对数移位器7.5乘法器第7章CMOS逻辑功能部件二进制乘法器运算基础两个无符号二进制数X（M位）与Y（N位）的乘法操作可表示为：x+部分积被乘数乘数结果1010101010101010101110011100000001010101011手工计算二进制乘法的例子直接按公式顺序执行，需依次完成N次部分积生成与累加操作，导致总延迟较大7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现1．移位累加乘法器重复使用一组加法器和移位寄存器来实现部分积的累加x+部分积被乘数乘数结果X3X2

X1X0

X3Y0

X2Y0

X1Y0

X0Y0

Y3Y2

Y1Y0

X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

X3Y3

X2Y3

X1Y3

X0Y3

部分积产生电路(i=0~3)X3Y0

X2Y0

X1Y0

X0Y0

i=0i=1X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

i=2X3Y3

X2Y3

X1Y3

X0Y3

i=2Y0部分积Y1部分积Y2部分积Y3部分积将部分积XkYi分用Pkj表述P30P20P10P00

P31P21P11P01

P32P22P12P02

P33P23P13P03

4bit累加(i=0~1)7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现移位累加乘法器也可以采用一个M位加法器和一个(M+N)位的移位寄存器就实现。开始时移位寄存器将Y存储在低N位，高M位全部置0来完成初始化。每一步，如果Y相对应的位为1，则将X和移位寄存器中高M位相加，如果Y对应的位为0，则无需相加或者说将0和高M位相加。加完后将移位寄存器向右移位且最高位补加法器的进位信号。结构简单，需要多步累加7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现2．并行阵列乘法器tm​=[(M−1)+(N−2)]tcarry+(N−1)tsum+tand关键路径7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现3．保留进位乘法器tm​=(N−1)tcarry​+tand​+tmerge7.5乘法器第7章CMOS逻辑功能部件二进制乘法器的电路实现4．树形乘法器传输延迟等于2026/1/18有效低电平输出Vin输入低电平有效范围0VIL有效高电平输出Vout输入高电平有效范围VIHVDD过渡区VOHVOL噪声噪声幅值＋VOL<VIL噪声幅值<VIL-VOL高电平噪声噪声幅值＋VIH<VOH噪声幅值<VOH-VIH低电平NMH=VOH-VIHNMH=VOH-VIH高噪声容限低噪声容限5.2CMOS反相器的静态特性CMOS反相器的噪声容限第5章CMOS反相器低噪声容限NML的物理含义输入低电平信号在叠加噪声的情况下，仍能保证反相器稳定输出高电平的最大噪声电压容忍能力。高噪声容限NMH的物理含义输入高电平信号在叠加噪声的情况下，仍能保证反相器稳定输出低电平的最大噪声电压容忍能力。116本章小结第3章CMOS集成电路制造工艺1．多路开关可灵活地用于数据选择、多通道数据传输等，是一种应用广泛的功能部件。采用传输门逻辑实现多路开关具有突出优势。2．译码器作为代码转换的核心组件，其功能是将二进制输入信号“翻译”为对应的输出信号。3.二进制加法器是数字运算基础单元。一位加法器分为半加器和全加器。多位加法器通过进位链拓扑可实现位间关联，典型结构包括行波进位（逐级传输）、超前进位（并行预测）及混合架构4.

ALU作为可重构运算电路的核心模块，其本质是通过控制信号动态配置硬件资源来实现多运算功能集成。移位器实现数据移位操作，分为桶形移位器与对数移位器5.乘法器的核心运算流程由部分积生成与累加两个阶段构成，其架构演进聚焦于累加策略的优化。下一章节知识导图复习先修知识点，预习基础知识点CMOS数字集成电路原理与分析第八章时序逻辑电路第七章

内容概述多路选择器译码器算数逻辑单元加法器移位器乘法器以上功能运算的组合，可以实现任意复杂运算如何让计算有序？第8章时序逻辑电路0206带复位信号的D触发器电平敏感锁存器02要点内容电压信号的存储机理要点内容05D触发器的应用要点内容要点内容0103要点内容边沿敏感触发器04要点内容集成电路中的时钟8.1电压信号的存储机理第8章

时序逻辑电路组合逻辑电路OutputsInputs输出直接与输入的某种逻辑组合相关组合逻辑电路基本逻辑电路的组合可以实现任意复杂的逻辑和算数运算如何实现可以根据应用需求有序工作的电路系统？控制的概念输出不仅与当前输入，而且与前一个输出相关时序逻辑电路通过控制

逻辑电路有序工作8.1电压信号的存储机理第8章

时序逻辑电路8.1.1基于正反馈的静态存储双稳态电路两个反相器环接，可以形成正反馈电路，能够起到保持数据作用，实现信息的记忆8.1电压信号的存储机理第8章

时序逻辑电路8.1.2基于电荷保持的动态存储采用nMOS开关传输高电平有阈值损失采用CMOS开关可正确传输高低电平导通期间传输的信息通过电容电荷保持机制被保留，形成动态存储单元。与静态存储依赖正反馈保持状态不同，动态存储的电荷会因结漏电流（约pA级）逐渐流失，导致存储电压随时间衰减（典型保持时间在ms量级），因此需周期性刷新操作以恢复电荷量。8.2电平敏感锁存器第8章

时序逻辑电路8.2.1SR静态锁存器基于或非逻辑的SR锁存器基于与非逻辑的SR锁存器SR=00，保持SR=11，禁止状态SR=11，保持SR=00，禁止状态8.2电平敏感锁存器第8章

时序逻辑电路SR静态锁存器的应用按键去抖、状态保持等场景中具有重要应用价值8.2.1SR静态锁存器8.2电平敏感锁存器第8章

时序逻辑电路8.2.2时钟控制SR静态锁存器当CLK=“1”时，SR静态锁存器工作当CLK=“0”时，输出保持CLKSRQ状态0xxQ保持100Q保持11010置位10101复位11100禁止8.2电平敏感锁存器第8章

时序逻辑电路8.2.3静态D锁存器时钟信号位高电平时，输出等于输入时钟信号为低电平时，输出保持。时钟信号位低电平时，输出等于输入时钟信号为高电平时，输出保持。8.2电平敏感锁存器8.2.3静态D锁存器1．基于CMOS钟控SR锁存器的正D锁存器SRCLK=0，S、R均为0，虚线内SR锁存器输出状态为保持CLK=1,，S=D，R=D，虚线内SR锁存器输出状态为D。CLK=1，S、R均为1，虚线内SR锁存器输出状态为保持CLK=0，S=D，R=D，虚线内SR锁存器输出状态为D。SR正锁存负锁存第8章

时序逻辑电路8.2电平敏感锁存器2．CMOS选择器型D锁存器是否有更简单的电路结构？选择器用什么结构更简单？传输门结构第8章

时序逻辑电路8.2.3静态D锁存器8.2电平敏感锁存器2．基于传输门的D锁存器CLK为高电平，CMOS开关I导通，开关II截止x011001CLK为低电平，CMOS开关I截止，开关II导通xCMOS传输门D锁存器nMOS传输门D锁存器讨论为什么说传输门锁存器是半静态锁存器？请从功耗、速度、抗噪声能力方面讨论两种结构D锁存器的优缺点。第8章

时序逻辑电路8.2.3静态D锁存器8.2电平敏感锁存器在静态、半静态锁存器中，信息的保持是靠交叉耦合反相器的正反馈机理实现的，因此使用的晶体管相对较多。用动态存储机理也可以非常简单地实现D锁存器。动态D锁存器的信息是靠电容上的电荷保持的，由于存在漏电流等，因此会发生电荷泄漏，严重时会发生信息丢失，所以需要动态刷新。第8章

时序逻辑电路8.2.4动态D锁存器8.3边沿敏感触发器D锁存器是典型的电平敏感电路，根据电平值，电路分别处于透明和保持工作状态。在时序电路中更多地需要应用边沿敏感的D触发器。触发器只在时钟上升沿的时刻关注输入D，并将这个值传给输出Q。而在其他时刻，无论输入D如何变化，对Q都没有影响。8.3.1D触发器的重要参数第8章

时序逻辑电路8.3边沿敏感触发器建立时间（tsetup）：时钟边沿（如上升沿）到达前，输入数据D需要保持稳定不变的最短时间。保持时间（thold）：时钟边沿（如上升沿）到达后，输入数据D需要继续保持不变的最短时间。传输延迟（tc-q）:时钟边沿（如上升沿）到达后，输入数据D经过主从锁存器传输并在输出Q达到稳定值所需的最长时间。第8章

时序逻辑电路8.3.1D触发器的重要参数8.3边沿敏感触发器8.3.2主从结构D触发器D采样Data1时钟为低电平，负电平锁存器I采样，正电平锁存器II保持保持时钟为高电平，负电平锁存器I保持，正电平锁存器II采用保持采样Data1采样Data2保持保持采样Data2保持采样Data3保持采样Data3保持采样Data4保持采样Data4Data5保持采样ClkDQ如何实现？边沿触发主锁存器负锁存器第8章

时序逻辑电路8.3边沿敏感触发器1．传输门多路开关型D触发器主锁存从锁存CLKD10CLKQM01负电平锁存正电平锁存1.时钟低电平，主锁存中的T1导通，T2截止，数据D经过I1、T1、I3传输至QM；此时，从锁存保持前一个状态的数据。2.时钟低电平，主锁存中的T1截止，T2导通，I3、I2形成正反馈通路，主锁存保持QM，隔断输入信号。从锁存T3导通，T4截止，将QM传输至输出Q。效果上，时钟信号从低变高时，输入信号传输至Q。第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器主锁存从锁存1）.建立时间tsetup时钟边沿（如上升沿）到来时，是什么信号传递到输出Q？QMtsetup=3×tpd_inv+

tpd_tx0.21ns0.20ns建立时间的模拟正确采集错误采集1.在时钟边沿到来时，D必须正确传递到QM建立时间2.建立时间的大小取决于主锁存器数据传输

通路的延迟时间。第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器主锁存从锁存2）.保持时间thold）时钟边沿（如上升沿）到来后，输入信号需要保持多长时间？不同结构触发器的保持时间不同大于0,等于0,小于0,第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器主锁存从锁存3）.传输延迟tc-q）时钟边沿（如上升沿）到来后，输入信号需要多长时间可以传输至输出？tc-q=tpd_tx＋tpd_inv取决于从锁存器的数据传输路径第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器主锁存从锁存问题讨论主锁存器从锁存器采样保持保持采样CLK控制状态转换同时转换正负时钟反相，相位相同1-1重叠电路中开关T1-T4同时导通功能紊乱0-0重叠电路中开关T1-T4同时截止数据动态保持第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器伪静态两相位D触发器不交叠时钟产生电路不交叠时钟波形CLKABCLK1CLK2第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器2．C2MOS触发器三态反相器C2MOS主从上升沿动态D触发器（1）CLK=“0”：M3、M4导通，此时，X=；M7、M8关断，输出为高阻抗模式，Q保持前一状态存储在输出电容CL2上的值。（2）CLK=“1”：M3、M4关断，M7、M8导通，从锁存器工作在反相传输状态。存储在CL1上的值经过从锁存器传输到输出节点，输出节点Q的值为D。第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器对时钟重叠不敏感D触发器第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器2．基于三态反相器的选择器型D触发器现代集成电路设计中主从式D触发器的标准实现方案第8章

时序逻辑电路8.3.2主从结构D触发器8.3边沿敏感触发器8.3.3脉冲触发型D触发器优点：晶体管数目少，时钟负载小缺点：设计验证复杂常用于高性能处理器中建立时间:0维持时间:脉冲宽度延迟时间:2个反相器第8章

时序逻辑电路8.4带复位信号的D触发器8.4.1同步复位D触发器同步复位D触发器多了一个低电平复位端子RN第8章

时序逻辑电路8.4带复位信号的D触发器8.4.2异步复位D触发器第8章

时序逻辑电路8.5D触发器的应用8.5.1计数器1．异步计数器（AsynchronousCounter）实线连接为降计数虚线连接为升计数DCLKQClkDQQ[0]、Q[1]

、Q[2]

、Q[3]分别输出即为分频Q[3：0]合并输出即为计数器第8章

时序逻辑电路8.5D触发器的应用8.5.1计数器1．同步计数器（AsynchronousCounter）Q[1]的更新由Q[1]与Q[0]的异或（半加器和信号S1）决定，同时生成进位C1=Q[1]·Q[0]；Q[2]的更新由Q[2]与C1的异或（半加器和信号S2）决定，同时生成新的进位C2=Q[2]·C1；Q[3]的更新由Q[3]与C2的异或（半加器和信号S3）决定。第8章

时序逻辑电路8.5D触发器的应用8.5.2信号同步与脉宽整形第8章

时序逻辑电路8.5D触发器的应用8.5.2信号同步与脉宽整形第8章

时序逻辑电路8.5D触发器的应用8.5.3串并/并串转换电路1．串并转换电路第8章

时序逻辑电路8.5D触发器的应用8.5.3串并/并串转换电路2．并串转换电路第8章

时序逻辑电路当Load信号为1时，MUX选择并行输入通道，允许D[3:0]数据在时钟上升沿同步写入所有触发器；当Load为0时，MUX切换至移位模式，触发器间形成级联链路，时钟每触发一次数据右移一位，最终通过末级触发器输出端Q以串行方式释放数据，完成并行到串行的转换。8.5D触发器的应用8.5.4时序电路的时序约束第8章

时序逻辑电路1．时序电路的时钟周期CLKD1Q1D2tsetuptholdt1t1tc-qtlogictsetupt2TT≥

tc-q+tlogic-max+tsetup8.5D触发器的应用8.5.4时序电路的时序约束第8章

时序逻辑电路8.5D触发器的应用8.5.4时序电路的时序约束第8章

时序逻辑电路² 问题讨论：T≥

tc-q+tlogic-max+tsetup同一传输路径因输入信号不同而产生的传输延迟差异两级触发器间多路径传输的传输延迟差异不同层级路径间的传输延迟差异三类传输延迟差异8.5D触发器的应用8.5.4时序电路的时序约束第8章

时序逻辑电路2．时序电路的维持时间CLKD1Q1D2tsetuptholdt1t1tc-qtlogict1时刻，时钟上升沿到来，对于D2来说采集的应该是原有的数据，由于信号D1经过DDF1和LOGIC快速传到D2，使得D2信号不满足保持时间thold。thold≤tc-q-cd+tlogic-cd8.5D触发器的应用8.5.4时序电路的时序约束第8章

时序逻辑电路由于D3不满足保持时间，所以VOUT1采集错误8.6集成电路中的时钟8.6.1时钟信号第8章

时序逻辑电路芯片设计时，全局时钟（GlobalClock）由PLL输出端定义，从时钟源节点出发，经树状分级网络传输至各级时序逻辑单元，其传输特性表现为三重极限参数：具有最大的扇出负载（需驱动全芯片时钟节点）、最严苛的互连要求（需补偿长距离传输延迟）以及最长的传输距离。8.6集成电路中的时钟8.6.2时钟树参数第8章

时序逻辑电路1．时钟延迟时钟源延迟（SourceLatency）与时钟网络延迟（NetworkLatency）2．时钟偏差时钟偏差（Skew）是衡量时钟树性能的关键指标跨时钟域时钟偏差全局时钟偏差本地时钟偏差8.6集成电路中的时钟8.6.3时钟转换时间第8章

时序逻辑电路161本章小结第3章CMOS集成电路制造工艺1．时序逻辑电路的核心单元是电平敏感锁存器，根据其数据保持机制的不同，可分为两类：采用双稳态结构的静态锁存器和依赖电容电荷保持的动态锁存器。2．互补锁存器级联可构成主从结构的边沿D触发器。D触发器的建立时间由主锁存器的延迟时间决定，传输延迟由从锁存器的延迟决定。3.

D触发器的核心特性是其输出状态严格同步于时钟边沿触发，输出信号持续时间与时钟周期保持整数倍关系。基于这种确定性时序特征，其典型应用场景包括：构建计数器、实现多时钟域信号同步、执行数字脉宽整形以及设计串并转换接口4.集成电路的时钟系统通常采用外部晶体振荡器与片内锁相环（PLL）的混合架构生成基准时钟，通过多级缓冲的时钟树网络进行全局分发。下一章节知识导图复习先修知识点，预习基础知识点CMOS数字集成电路原理与分析第九章半导体存储器知识回顾一般的数字电路系统存储器逻辑运算控制电路输入输出数据通路时序电路逻辑运算第九章半导体存储器010204非挥发性只读存储器02要点内容半导体存储器的概述要点内容01存储器外围电路要点内容0503要点内容要点内容06挥发性读/写存储器要点内容非挥发性读/写存储器新型非挥发性存储器存储器的基本概念1.什么叫存储器？2.存储器的用途？3.存储器是如何存储信息的？能够存储信息能够根据要求写入或读出信息存