2025年计算机组成原理考试模拟题+参考答案

2025年计算机组成原理考试模拟题+参考答案一、单项选择题（每题2分，共20分）1.若某16位定点补码整数的表示范围为-32768~32767，则其所能表示的最小负数的二进制形式为（）。A.1000000000000000B.1111111111111111C.0000000000000000D.01111111111111112.某浮点数字长32位，其中阶码8位（含1位符号位，移码表示），尾数24位（含1位符号位，补码表示）。若阶码基数为2，规格化尾数的最小绝对值为（）。A.2⁻¹B.2⁻²³C.2⁻²⁴D.2⁻¹²⁷3.某指令系统中，操作码占6位，地址码占3×5位（三地址指令），则该指令系统最多可定义（）条三地址指令。A.64B.32C.128D.2564.某Cache采用4路组相联映射，块大小为64B，主存容量为256MB。则主存地址中组号的位数为（）。A.14位B.15位C.16位D.17位5.总线仲裁中，计数器查询方式相比链式查询方式的主要优点是（）。A.仲裁速度更快B.优先级可动态调整C.线路复杂度更低D.支持更多设备6.中断响应阶段，CPU必须完成的操作不包括（）。A.关中断B.保存断点C.识别中断源D.执行中断服务程序7.微程序控制器中，控制存储器（CM）存储的是（）。A.机器指令B.微指令C.操作数D.状态信息8.某5段指令流水线，各段延迟分别为2ns、3ns、1ns、4ns、2ns，忽略寄存器延迟，则流水线的最大吞吐率为（）。A.1/4ns⁻¹B.1/3ns⁻¹C.1/2ns⁻¹D.1/1ns⁻¹9.某计算机主存地址线20位，按字节编址，若使用256K×8位的DRAM芯片构成主存，则需要的芯片数量为（）。A.2片B.4片C.8片D.16片10.DMA方式与中断方式相比，主要区别在于（）。A.是否需要CPU参与B.数据传输的方向C.数据传输的优先级D.数据传输的单位二、填空题（每空1分，共20分）1.已知x=+1011010（二进制），y=-1101011（二进制），则[x]补=______，[y]补=______（均用8位二进制表示）。2.某海明码的信息位为4位，采用偶校验，则需要______位校验位，其码距为______。3.指令周期通常包括取指周期、______、执行周期和______。4.TLB（快表）的作用是加速______的转换过程，其存储的是______表项。5.RISC指令系统的特点包括：指令长度固定、______、______（任写两点）。6.DRAM需要定期刷新的原因是______，常用的刷新方式有集中式、______和异步式。7.总线周期是指______，某总线时钟频率为100MHz，总线宽度为64位，则总线带宽为______MB/s。8.某CPU的主频为3GHz，某程序包含1亿条指令，平均CPI为2，则执行该程序的时间为______秒。9.PCIe总线采用______传输方式，支持______通信，可有效减少信号线数量。10.I/O端口的编址方式有______和______两种，前者需要专用I/O指令。三、简答题（每题8分，共32分）1.简述补码加减运算的规则及溢出判断的三种方法。2.比较Cache的全相联映射、直接映射和组相联映射的优缺点。3.说明指令流水线中的三种冒险类型，并分别给出至少一种解决措施。4.冯·诺依曼结构与哈佛结构的主要区别是什么？在现代计算机中如何结合二者的优势？四、分析题（每题10分，共20分）1.某计算机数据通路如图1所示（假设图中存在PC、MAR、MDR、IR、通用寄存器R0~R3、ALU等部件，控制信号包括PCout、MARin、MemR、MDRin、IRin、R0out、R1in等）。分析执行“ADDR1,(R0)”指令（功能：(R0)为内存地址，读取该地址内容与R1内容相加，结果存入R1）的详细步骤，并列出每一步需要的控制信号。2.某存储系统由Cache和主存组成，Cache容量为32KB，块大小为64B，采用直接映射；主存容量为2GB，访问时间为100ns；Cache访问时间为10ns，命中率为95%。计算：（1）主存地址的格式（各字段名称及位数）；（2）平均访问时间（考虑Cache失效时的主存访问时间，假设无Cache块替换时间）；（3）若将Cache改为2路组相联映射，块大小不变，分析主存地址格式的变化。五、设计题（8分）设计一个4位算术逻辑运算单元（ALU），要求支持以下操作：算术运算：加法（A+B）、减法（A-B）逻辑运算：与（A∧B）、或（A∨B）、非（¬A）要求：（1）画出ALU的逻辑结构图（包含必要的控制信号和输入输出）；（2）说明各控制信号的功能及对应操作的编码。参考答案一、单项选择题1.A2.B3.A4.A5.B6.D7.B8.A9.B10.D二、填空题1.01011010；100101012.3；43.间址周期；中断周期4.虚拟地址到物理地址；页表5.指令种类少；采用硬布线控制（或：单周期执行）6.电容电荷会泄漏；分散式7.完成一次总线操作所需的时间；8008.2/3（或0.666...）9.差分；双向（或全双工）10.独立编址（I/O映射）；统一编址（内存映射）三、简答题1.补码加减运算规则：[x±y]补=[x]补+[y]补（mod2ⁿ），即符号位参与运算，结果自动模处理。溢出判断方法：（1）双符号位法（变形补码）：结果符号位为01或10时溢出；（2）进位判断法：最高数值位的进位与符号位的进位不同时溢出；（3）符号位与数值位的进位异或：若异或结果为1则溢出。2.全相联映射：任意主存块可存入任意Cache块，块冲突率低，但地址转换需遍历所有Cache行，速度慢，适用于小容量Cache；直接映射：主存块只能存入唯一Cache块，地址转换快（只需索引），但块冲突率高（不同主存块映射到同一Cache块时冲突）；组相联映射：主存块映射到特定Cache组的任意块，结合前两者优点，冲突率低于直接映射，地址转换速度高于全相联，是最常用方式。3.三种冒险：（1）结构冒险（资源冲突）：多条指令同时使用同一硬件资源。解决措施：增加资源（如分离指令Cache和数据Cache）或插入气泡；（2）数据冒险（数据相关）：后续指令依赖前序指令未完成的结果。解决措施：数据旁路（转发技术）或指令重排；（3）控制冒险（分支冒险）：分支指令导致流水线断流。解决措施：分支预测（静态/动态）或延迟分支。4.冯·诺依曼结构：程序和数据共享同一存储器，同一总线传输，瓶颈为“冯·诺依曼瓶颈”；哈佛结构：程序和数据分开存储，独立总线，可并行取指和取数，适合实时系统。现代计算机结合二者：CPU内部采用哈佛结构（如L1指令Cache和L1数据Cache分离），主存仍采用冯·诺依曼结构，平衡成本与性能。四、分析题1.执行步骤及控制信号：（1）取指阶段：PCout→MARin，MemR→MDRin，MDRout→IRin，PC+1→PC（控制信号：PCout,MARin,MemR,MDRin,IRin,PC+1）；（2）计算有效地址：R0out→ALU（作为地址），ALU输出→MARin（控制信号：R0out,MARin）；（3）读取操作数：MemR→MDRin（控制信号：MemR,MDRin）；（4）执行加法：R1out→ALU，MDRout→ALU（加法），ALU输出→R1in（控制信号：R1out,MDRout,ALU_ADD,R1in）。2.（1）主存地址格式：块号（21位）、块内偏移（6位）。总地址21+6=27位（主存2GB=2³¹B，按字节编址需31位？修正：Cache块大小64B=2⁶B，故块内偏移6位；Cache容量32KB=2¹⁵B，直接映射时Cache块数=32KB/64B=512=2⁹，故Cache索引9位；主存地址=标记位+索引位+块内偏移位=(31-9-6)=16位标记+9位索引+6位偏移。原答案错误，正确应为：主存地址31位（2GB=2³¹B），块内偏移6位，Cache索引9位（32KB/64B=512块=2⁹），标记位=31-9-6=16位。格式：标记（16位）、索引（9位）、块内偏移（6位）。（2）平均访问时间=命中率×Cache时间+失效率×主存时间=0.95×10ns+0.05×100ns=9.5ns+5ns=14.5ns；（3）2路组相联时，Cache组数=512块/2=256=2⁸组，索引位变为8位，标记位=31-8-6=17位，地址格式：标记（17位）、组号（8位）、块内偏移（6位）。五、设计题（1）逻辑结构图：包含两个4位输入A、B，控制信号OP[2:0]（3位），输出F[3:0]及进位Cout（算术运算时）。结构包括：