《电工电子技术》 课件 项目十 时序逻辑电路

项目十

时序逻辑电路2024年12月校训：志存高远

技能报国【任务导入】

数字系统中常用的各种数字电路，根据原理分为两大类：组合逻辑电路和时序逻辑电路。时序逻辑电路与组合逻辑电路不同，它的特点是：任何时刻的输出状态不仅与当时的输入状态有关，还与电路原来状态有关。时序逻辑电路简称为时序电路，它一般由组合逻辑门电路和存储电路组成，其中常见的存储电路由触发器构成。【教学目标】知识目标

（1）掌握RS、JK、D、T型几种常见类型触发器的逻辑符号、逻辑功能以及能够分析和实现不同功能触发器之间相互转换。（2）掌握寄存器的功能及工作原理。（3）掌握二进制计数器、十进制计数器的工作原理，理解同步计数器和异步计数器的区别。（4）了解计数器的应用。

能力目标

（1）会利用触发器相关知识分析和实现不同功能触发器之间的相互转换。（2）掌握时序逻辑电路的分析方法和步骤，能分析简单的电路。（3）会利用触发器相关知识设计简单的功能电路。素质目标

（1）通过本章学习培养学生的逻辑分析能力。（2）通过本章学习培养学生运用相关知识解决实际问题的能力。思政目标

引导学生关注时序逻辑电路在日常生活中的应用实例，如智能手机中的定时器、闹钟功能，智能家居系统中的自动化控制等，让学生意识到所学知识的实际应用价值。通过分析时序逻辑电路在智能家居等领域的应用，引导学生认识到科技进步对于改善人们生活质量的重要性。培养学生的社会责任感，鼓励他们为强国建设贡献自己的力量。

重难点

（1）RS、JK、D、T型几种类型触发器的逻辑符号、逻辑功能及工作原理。（2）寄存器的功能和工作原理。（3）计数器的功能和工作原理。

任务一

基本RS触发器知识目标

（1）掌握触发器的重要特征。（2）了解基本RS触发器的电路结构、工作原理及应用，掌握其逻辑符号、逻辑功能。（3）理解同步RS触发器的电路结构、工作原理及逻辑功能。能力目标

通过逻辑功能分析，培养学生采用逻辑思维方法，能够自主分析触发器功能。素质目标

培养学生逻辑分析和推理的能力。思政目标

通过介绍基本RS触发器在数字电路中的应用实例，如计数器、分频器等，激发学生对触发器技术的兴趣和探索欲望。鼓励他们深入探究触发器的更多应用场景和可能性。重难点

（1）触发器的重要特征。（2）基本RS触发器的结构、逻辑符号、工作原理及逻辑功能。一、基本RS触发器

（一）与非门组成的基本RS触发器1.电路的组成

如图所示，电路由两个与非门交叉连接组成基本RS触发器。

、

是两个触发器的输入端，

、

表示触发信号低电平有效，也就是两端没有加触发信号时处于高电平，加触发信号时变为低电平。Q、

为触发器的两个互补输出端，通常规定以Q端的状态作为触发器的状态。当输出端Q＝1时，称为触发态的1态，简称1态；Q＝0时，称为触发器的0态，简称0态。

输入端的小圆圈表示触发信号为低电平有效2.工作原理根据“与非”门的逻辑关系，只要有一个输入端为低电平，输出就是高电平（即见0得1），只有所有输入端均为高电平时，输出才是低电平（即全1得0）。依据这一逻辑关系分析基本RS触发器的工作原理如下:（1）当==1时，由于基本RS触发器输入低电平有效，即相当于无信号输入，此时触发器保持原输出状态不变。（2）当=1、=0(即在S端加有低电平触发信号)时，Q=1,G2门输入全为1，=0,触发器被置成1状态。（3）当=0、=1(即在R端加有低电平触发信号)时，=1,G1门输入全为1，Q=0,触发器被置成0状态。（4）当=0、=0(即在R、S端同时加有低电平触发信号)时，G1和G2门的输出都为高电平,即Q==1,这不符合Q和

为互补状态,既不是1状态,也不是0状态,在RS触发器中是不允许的，这种状态是不稳定的，我们称之为不定状态。

功能

00010不定不允许1

0100置01

1001置11

11

0

0保持（2）特性方程式中RS=0为约束条件，表示

和

不能同时为0，即R和S不能同时为1。3.逻辑功能（1）状态转换特性表（3）时序图时序图可以直观、形象地显示触发器的输入与输出之间关系。（4）状态转换图（二）或非门组成的基本RS触发器RS功能

00010不定不允许1

0100置01

1001置11

11

0

0保持（三）基本RS触发器的应用举例

如图所示为利用基本RS触发器消除抖动的电路。若用普通的机械开关，由于按点金属片有弹性，在按下时触点会发生抖动，使输出信号不稳定；接上基本RS触发器后，当开关SW由

端扳向

端时，触发器输入端=0,=1，触发器状态置1。即使Sw多次抖动使S在0和1两种状态变化，但==1和=0,=1都能使输出置1，确保输出端为1。同理当开关Sw由

端扳向

端时，触发器输入端

=0，=1，触发器状态置0。即使Sw多次抖动使

在0和1两种状态变化，但==1，=0,=1都能使输出置0，确保输出端为0。二、同步RS触发器1.电路的组成

图中G1和G2组成基本RS触发器，G3和G4组成输入控制门电路。CP是时钟脉冲信号，高电平有效，即CP为高电平时，输出状态可以改变，CP为低电平时，触发器保持原状态不变。

2.

逻辑功能(1)当CP=0时，G3、G4门被封锁，输出均为1，此时R、S端的输入不起作用，所以触发器保持原状态不变。（2）当CP=1即同步时钟脉冲上升沿到来时，G3、G4门打开，G3输出等于,

G4输出等于,触发器按照基本RS触发器的规律变化。3.基本特点

在钟控同步RS触发器中，通常还设有直接置1或置0端，用

、

表示，只在时钟脉冲工作前使用，而在时钟脉冲工作过程中是不用的，此时应将其悬空或接高电平。（设触发器的初态为0）CPQnRSQn+1说明0×××Qn锁定保持10

000保持Qn+1=Qn10010011置“1”Qn+1=110110100置“0”Qn+1=011000111

不定态

1

111

同步RS触发器特性表

同步RS触发器时序图

任务二

常用集成触发器知识目标

（1）了解常用集成触发器的种类；（2）掌握常用集成触发器的逻辑符号及逻辑功能；（3）了解触发器的相互转换。能力目标

通过逻辑功能分析，培养学生采用逻辑思维方法能够自主分析电路的能力。素质目标

通过几种常用触发器的学习，培养学生问题解决的能力。思政目标

集成触发器的出现是技术创新的结果，它解决了传统触发器在集成度、速度、可靠性等方面的不足。强调创新在科技进步中的核心地位，鼓励学生勇于探索、敢于创新。重难点

常用集成触发器的逻辑符号及逻辑功能分析。一、JK触发器1.逻辑符号2.逻辑功能当CP=0时，触发器保持原来状态。当CP=1时，触发器还是保持原来状态。当CP为上升沿时，触发器仍保持原来状态不变。当CP为下降沿时，触发器根据J、K端的输入信号变化。当J＝K＝0时，触发器的状态保持不变，即Qn+1＝Qn，当J＝0、K＝1时，触发器置0；当J＝1，K＝0时触发器置1；当J＝K＝1时，触发器的状态和原状态相反，即Qn+1＝

，触发器的状态翻转。3.特性表4.特性方程5.时序图

设触发器Q的初态为06.状态转换图二、D触发器1.逻辑符号2.逻辑功能当CP=0、1、下降沿时，触发器保持原来状态。当CP上升沿到来的时刻，触发器的状态才会发生变化。若D＝0，触发器的状态将被置0；若D＝1，触发器的状态将被置1。

3.特性表4.特性方程

5.时序图

设触发器Q的初态为06.状态转换图三、T触发器1.逻辑符号

2.功能逻辑当控制端T＝0时，相当于J＝K＝0时情况，每来一个时钟脉冲，触发器保持原状态不变。当控制端T＝1时，则相当于上述J＝K＝1的情况,每来一个时钟脉冲，触发器要翻转一次。3.特性表4.时序图

设触发器Q的初态为0四、触发器的转换1.JK触发器转换成T和Tʹ触发器在JK触发器中若令J＝K＝T，即转换成T触发器；令J＝K＝T＝1即转换成Tʹ

触发器。2.D触发器转换成T和T＇触发器在D触发器中若令D＝Tn＋TQn

可转换成T触发器；令D＝

n

可转换成图Tʹ触发器。

任务三寄存器知识目标

（1）了解寄存器的作用。

（2）理解寄存器的工作原理。

（3）掌握寄存器的分类和功能。能力目标

通过逻辑功能分析，培养学生采用逻辑思维的方法，能够自主分析电路。素质目标

通过寄存器相关知识学习，培养学生逻辑思维及解决问题的能力。思政目标

利用寄存器实现具有中国古典图案的LED灯显示等。通过实践操作，让学生亲身体验传统文化与现代技术的结合之美。增强学生的动手能力和创新思维，同时加深他们对传统文化的认识和热爱。重难点

（1）寄存器的分类及工作原理。（2）寄存器的功能分析及应用。一、数码寄存器1.工作原理

若要将四位二进制数数码为D0D1D2D3＝1101存入寄存器中，只要在时钟脉冲CP输入端加时钟脉冲。当CP上升沿出现时，四个触发器的输出端Q0Q1Q2Q3＝D0D1D2D3＝1101，于是这四位二进制数码便同时存入四个触发器中，当外部电路需要这组数据时，可从Q0Q1Q2Q3端读出。这种数码寄存器称为并行输入、并行输出数码寄存器。2.集成数码寄存器

将构成寄存器的各个触发器及有关控制逻辑门集成在一个芯片上，就可以得到集成数码寄存器。

下面以八D锁存器74HC373为例说明寄存器的应用，如图所示为74HC373用于单片机数据总线中的多路数据选通电路。由器件手册可知，74HC373具有使能（LE）和输出控制（

）功能，当输出控制端

为高电平时，74HC373输出呈高阻状态；当输出控制端

为低电平且使能端LE为高电平时，输入数据便能传输到数据总线上；当输出控制端

为低电平且使能端LE为低电平时，74HC373锁存在这之前已建立的数据状态。

电路中的8位数据总线（D7~D0)上挂接了8个74HC373，它们的LE端并接在一起，

端接到了三线-八线译码器74HC138上。给LE端一个正的窄脉冲，各组的数据被分别写入各自的寄存器中。但是，如果

端为高电平，所有输出端均被强制为高阻态，数据不送到8位数据总路上。

当译码器轮流给各寄存器的

端一个负脉冲时，各寄存器的数据就按顺序传送到8位数据总线上，由CPU读取。这样只要使用8根数据总线就可以获得8n（n为寄存器的个数）数据，大大简化了电路，因此在单片机系统中得到了广泛应用。二、移位寄存器1.单向移位寄存器

根据D触发器的逻辑功能Qn+1=D，可知每当移位脉冲上升沿到达时，输入数码移入触发器F，同时每个触发器的状态也右移给相邻的一位触发器，这种输入方式称为串行输入。假设串行输入数码为“1011”，那么在移位脉冲作用下，移位寄存器中数码的右移时序图如图所示。2.双向移位寄存器

集成移位寄存器74LS194是一种典型的中规模四位双向移位寄存器。图中是74LS194的逻辑符号和引脚排列图。在其控制端加不同的电平，可实现左移、右移、并行置数、保持存数和清“0”等多种功能。其中A、B、C、D为并行数据输入端；DSL．DSR分别为左移和右移串行数据输入端。CP为移位脉冲输入端。为异步清“0”端。QA、QB、QC、QD为并行数据输出端，S1、S0为工作方式控制端。三、移位寄存器的应用

以移位寄存器为主体可构成移位型计数器。它是将单同移位寄存器的串行输入端和串行输出端相连，构成一个闭合的环。环形计数器计数时，必须利用置“1”和清“0”端设置计数器初态，且每个触发器的初态不能完全相同。环形计数器的进制数N和移位寄存器内触发器个数n相等。图中是用74LS194构成的四位环形计数器，S1S0＝01表明寄存器工作在右移方式，即在时钟脉冲作用下，DSR→QA→QB→QC→QD→DSR循环移位，该电路称为移位寄存器型计数器，即四位环形计数器。

如图所示为一个用74LS194构成的四相脉冲序列发生器，图中CP端接单负脉冲，CP端输入连续脉冲。

当启动信号端CP输入一个低电平脉冲时，使与非门G1输出为1，此时S1=S0=1时，移位寄存器并行输入数据，QAQBQCQD=ABCD=0111。启动信号撤除后，由于寄存器输出端QA=0，使与非门G2的输出为1，此时G1门由于两个输入端同时为1而输出为0，则S1=0．S0=1时，移位寄存器在CP脉冲作用下进行右移操作。因为此时DSR=QD=1，所以最低位不断送入1，QD=0时，最低位送入0。所以，在移位过程中，与非门G2的输入端总有一个为0，因而总能保持G2的输出为1，从而使与非门G1的输出为0，维持S1=0、S0=1，右移不断进行下去。右移位情况如表所示，由此可见，电路可按固定的时序输出低电平脉冲。脉冲序号

右移DSR输

出

QA

QB

QC

QD

110111211011311101401110510111波形图如图所示

任务四计数器知识目标

（1）了解计数器的作用；（2）理解计数器的工作原理；（3）掌握计数器的分类和功能。能力目标

通过电路原理分析，培养学生采用逻辑思维方法，能够自主分析电路。素质目标

通过计数器相关知识学习，培养学生应用相关知识解决问题的能力。思政目标

教师可以通过讲解计数器在计时、提醒等方面的功能，引导学生认识到合理规划时间的重要性；同时，结合传统文化中的“惜时如金”、“一寸光阴一寸金”等观念，教育学生珍惜时间、勤奋学习、自律自强。

重难点

（1）计数器的分类及工作原理。

（2）计数器的功能分析及应用。一、异步计数器（1）异步二进制加法计数器

计数脉冲由时钟端CP输入，J、K端置1，由于JK触发器属于脉冲下降沿触发，因此由Q端输出进位脉冲。各触发器的置“0”端RD

连接在一起，计数器在开始工作之前，一般在RD端输入负脉冲，使计数器置于000状态，简称为清零。计数脉冲由CP端输入，每输入一个计数脉冲，最低位触发器总是改变一次状态，即按Qn+1＝Qn

翻转。

当输入第一个脉冲时，触发器F0

状态由“0”翻转为“1”状态，Q0

端输出正跳变，对F1

触发器不起作用，计数器处于001状态。

当输入第二个脉冲时，F0

触发器由“1”变为，Q端输出负跳变，从CP端输入使F1

翻转，F1

由“0”翻转为“1”，对F2

不起作用，因此计数器状态为010。

由此可知，当任何一位触发器从“1”变为“0”时，产生的负跳变，都使高一位的触发器翻转，所以F0翻转两次F1才翻转一次。同理F1每翻转两次，F2翻转一次。计数电路的Q端状态变化，与三位二进制数码逢二进位的递加情况相符。下图中（a）图为计数器状态图

，（b）图为计数器时序图。2.异步二进制减法计数器

如图所示为用JK触发器构成的异步四位二进制减法计数器，根据二进制减法计数规则，若低位触发器原为0”态，从这一位减去“1”时，则本位应变为“1”，同时向高一位触发器发出借位信号，并使高位翻转，这样借位信号总是发生在每一位触发器由“0”变“1”时。于是，可以把借位信号作为高一位触发器的CP信号。

在输入第一个脉冲时，触发器F0翻转由“0”变为“1”，

0产生由“1”到“0”的负跳变，借位信号触发F1，F1

翻转由“0”变为“1”，

1

触发F2，F2由“0”变为“1”，

2

触发F3，F3

由“0”变为“1”，所以计数电路处于“1111”状态。

当输入第二个脉冲时，F0翻转由“1”变为“0”，

0则由“0”变“1”为正跳变，对F1

不起作用，所以计数器状态为“1110”。当计数脉冲继续输入时，计数器各触发器的状态按二进制递减的方式进行，直到第16个脉冲输入后，计数器的数全部减完，恢复为0000状态，在第17个脉冲到来，又开始新的计数周期。

3.异步N进制计数器

计数器除了二进制外，在实际工作中，往往还需要十进制等其他计数器。例如，时钟秒、分、小时之间的关系或工业生产线上产品包装个数的控制等，我们把这些计数器称为N进制计数器。异步N进制计数器的构成方式也是在二进制计数器的基础上，利用一定的方法跳过多余的状态后实现的。例如，五进制计数器可以用三个触发器组成。二、同步计数器1、同步十进制加法计数器

同步十进制加法计数器电路图

（3）根据状态方程，作出状态转移表

由状态转移特性表可看出计数器状态的转换规律。在这里计数器实际上只使用了0000～1001十

种状态，并且电路是按8421编码同步递增的方式进行计数的。从表中可知，进位信号在计数状态为1001（第9个脉冲）变成了高电平。而第10个脉冲下降沿到来时，C0

从“1”变为“0”，即发出进位信号，完成逢十进一的功能，使高位计数器取得进位信号触发翻转。2.有效状态、无效状态和自启动

编码时使用了的代码状态叫作有效状态，反之，没有使用的状态就称为无效状态。上表中1010～1111是无效的，因为8421编码中未使用。

电路因为某种原因，例如干扰而落入无效状态时，如果在CP脉冲操作下可以返回到有效状态，则称为能自启动。计数器在输入计数脉冲的作用下，总是循环工作的，在正常情况下，周而复始地在有效状态中的循环叫作有效循环。反之，我们把无效循环状态中的循环叫作无效循环，凡是不能自启动的电路，肯定存在着无效循环，这种情况一般在计数器的设计时应设法避免。8421编码的同步十进制加法计数器能够自启动。3.同步二进制加法计数器

同步二进制加法计数器与异步二进制加法计数器的构成一样，只是同步工作方式的计数器是由同一个触发脉冲触发的。它们的转态转换图和时序图也完全相同。

任务五集成计数器及应用知识目标

了解集成计数器类型、工作原理及应用。能力目标

通过逻辑功能分析，培养学生采用逻辑思维方法，能够自主分析、设计电路。素质目标

通过集成计数器及应用学习，培养学生运用相关知识解决问题的能力。思政目标

通过介绍集成计数器在高铁系统中的应用实例，如用于列车运行控制、速度监测、信号同步等方面，引导学生认识到科技进步对国家发展的重要推动作用。重难点

（1）集成计数器的分类及工作原理。（2）集成计数器的功能分析及应用。一、同步十进制计数器集成十进制加法计数器74LS160具有计数、保持、预置、清零功能。图中

为同步置数控制端，

d为异步置0控制端，EP和ET为计数控制端，D0—D3为并行数据输入端，Q0—Q3

为输出端，C为进位输出端。

（a）逻辑符号

（b）引脚排列图

74LS160功能表74LS160时序图二、同步二进制计数器

集成同步二进制加法计数器74LS161的管脚图和功能表与74LS160基本相同，唯一不同的是74LS161是集成同步二进制加法计数器，而74LS160是集成同步十进制加法计数器。三、异步计数器

异步计数电路简单，但计数速度慢，多用于仪器、仪表中。上图是二-五-十进制集成计74LS290的逻辑符号和外引脚排列图。它兼有二进制、五进制和十进制三种计数功能。当十进制计数时，又有8421BC