数字电子基础技术应用 6

8时序逻辑电路与器件8.1时序电路的结构、分类和描述方式

8.2基于触发器时序电路的分析和设计

8.2.1触发器构成的时序电路分析

8.2.2触发器构成的时序电路设计

8.3集成计数器

8.3.1异步集成计数器

8.3.2同步集成计数器

8.3.3集成计数器扩展与应用

8.4寄存器 8.4.1寄存器及应用

8.4.2移位寄存器

8.5用Verilog描述计数器和寄存器

时序逻辑电路：在任何时刻，逻辑电路的输出状态不仅取决于该时刻电路的输入状态，而且与电路存储单元的现态（原来的状态）有关。

8.1时序电路的结构、分类和描述方式组合逻辑电路存贮电路x1

··xiw1

··

wk··

···

·z1

··zjq1

··

qL··

···

·

时序逻辑电路的一般结构框图:输出方程：Z(tn)=F[X(tn),Q(tn)]输出是输入与FF现态的函数驱动方程：W(tn)=H[X(tn),Q(tn)]

各触发器输入端的逻辑式状态方程：Q(tn+1)=G[W(tn),Q(tn)]将驱动方程代入每个触发器的特征方程，即得到各触发器的次态表达式信号间的逻辑关系可以用三个向量方程来表示:时序电路分类1.按照各触发脉冲输入方式的不同分为：

同步时序电路是指各触发器时钟受同一个时钟脉冲控制；即所有FF的CP接在一起。异步时序电路中，触发器的时钟不是同一个时钟脉冲。即至少有一个FF的CP与其他不同时序电路分类2.按照输出与输入是否直接相关可分为:

Mealy型电路：

Moore型电路：8.2基于触发器时序电路的分析和设计

时序逻辑电路中的基本单元是触发器。基于触发器时序逻辑电路的分析是时序逻辑电路分析的基础。

8.2.1触发器构成的时序电路分析

同步时序电路分析方法逻辑电路图写方程：驱动方程输出方程逻辑功能状态方程状态转换表状态转换图时序图时序电路分析流程图各触发器时钟一致，受同一时钟控制同步时序电路的分析

[例]分析如图所示时序电路的逻辑功能

逻辑电路图Q0Q1Q2CP&ZFF0FF1FF211TC1&1TC11TC1解(1)写方程①驱动方程：③状态方程：②输出方程：Q0Q1Q2CP&ZFF0FF1FF211TC1&1TC11TC1(2)状态转换表、状态转换图和时序图①状态转换表：假设3个FF的初态为000，

由状态方程计算次态。0001CP状态转换表0012001是否有其它简化方法填写状态转换表呢？画次态卡诺图可以简化状态转化表填写：假设

的初态为000，从卡诺图可读出3个FF现态000（对应方格即为对应触发器的次态）的次态为001。依此再读001次态是什么？......一般变量角标大的放左边为高位，如，

，卡诺图也尽量按高到低顺序画！画状态转化表（注意表头变量顺序）：0001CP状态转换表0012001010301001140111005100101610111071101118111000循环回到000，若所有状态都包含即为全状态转换表。若不包含部分状态，比如，某电路若从101回到000，全状态转换表要求列出其他不包含状态的次态。②状态转换图回忆单个FF的状态转换图有几个圈？

多触发器,比如3触发器状态图最多几个圈？图中的箭头标注意义？000/0/0/0图5.2.1例5.2.1状态转换图/1/0001010011111110101100/0/0/0X/Z00000101001110010111011112345678CP态转换表001010011100101110111000注意：1）左上角一定要标注变量高低信息；2）箭头上一定按X/Z格式标注对应值，Z是当前状态及X作用下的值。(3)说明电路的逻辑功能同步8进制加1计数器，Z是进位信号，当计数到111时，Z为1。分别实现了对CP的8、4、2分频③时序（波形）图时序图注意：状态转换表头中变量的高低位可否随便写？？不方便观察计数状态！！状态转换图也一样，低位在前虽然没原则错误。但分析状态很不方便！！2021数电考试不少学生写反！状态转换表0001CP1002100010301011041100015100101610101170111118111000分析以下电路功能（仅说明思路）1J>C11K1J>C11KX1CPQ1Q2Y异步时序电路分析方法逻辑电路图逻辑功能状态方程状态转换表状态转换图时序图驱动方程输出方程时钟方程至少有一个触发器时钟与其它触发器不同异步时序电路分析

[例]下图为一异步时序电路逻辑图，试分析该电路的逻辑功能。

逻辑电路图Q0Q1Q2CP&FF0FF1FF211111JC11K1JC11K1JC11K解(1)写方程式①写出触发器驱动方程和时钟方程J0=

，

K0=1，

CP0=CPJ1=K1=1，

CP1=Q0J2=Q1Q0，

K2=1，

CP2=CP

②.状态方程

(CP0)

(CP1)(CP2)Q0Q1Q2CP&FF0FF1FF211111JC11K1JC11K1JC11K(2)列出状态转换真值表、画出状态转换图和波形图①状态转换表00001234CP状态转换表0？1

(CP0)

(CP1)(CP2)时钟方程：CP0=CP2=CPCP1=Q0注意：有效的时钟信号是每个触发器翻转的前提条件：异步电路必须注意每个FF的CP有效性。00100100010如果要求画全状态转换表？00000101001110001234CP状态转换表001010011100000000001010011100(a)状态转换图③画波形图②画出状态转换图全状态转换图？(3)说明电路的逻辑功能实现了5进制异步加1计数器；Q2实现了对CP的5分频输出。计数器最高位变量的频率一定是对时钟的分频，分频数是模值CPQ0Q1Q2(b)工作波形图8.2.2触发器构成的时序电路设计时序电路设计流程图设计要求状态转换图选触发器状态分配状态转换表得次态卡诺图状态方程驱动方程输出方程逻辑电路图检查自启动及验证功能异步：时钟方程同步时序电路的设计[例]用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器

⑴

根据设计要求，作出状态转换图。

S0状态转换图S1S2S3S4S5S6S7S8S9⑵选择触发器的类型、个数以及进行状态分配①

选择所用触发器的类型和个数

题已指定JK触发器。本例中，因为状态数N=10，所以触发器个数n=4。②

状态分配状态分配采用8421BCD码。有S0=0000，S1=0001，···，S9=1001。1010～1111六个状态可作为任意项处理。CP1234567891000000001001000110100010101100111100010010001001000110100010101100111100010010000状态转换表③

列出状态转换表11X100X000XX11XX0001111000011110(3)求出3个向量方程①

画次态卡诺图——求状态方程0001111001X001X010XX01XX000111100001111000X011X000XX11XX0001111000011110图5.3.3例5.3.1次态卡诺图11X100X000XX11XX000111100001111000X100X001XX00XX00011110②

与JK触发器特性方程比较可得FF2的驱动方程J3=Q2Q1Q0

K3=Q0J1=

Q3Q0

K1=Q0J0=1，

K0=1同理可得其它驱动方程CP1JC11KRDQ01逻辑逻辑电路图FF0&

1JC11KRDFF1&1JC1&1KRD&1JC11KRDQ1FF2Q2Q3(4)

由驱动方程画出逻辑电路图

完整的状态转换图Q3Q2Q1Q01010101111011100111011110000000100100011010001010110011110001001(5)

检查电路的自起动能力即检查电路进入无效的几种1010～1111状态时,能否在CP作用下进入正常工作时的任何一个状态。方法：无效态作为现态计算次态；

从卡诺图观察最为直观简单。

异步时序电路的设计方法设计方法类似同步设计只需使用波形图描述找出每个触发器的时钟即可。时钟选择原则：状态要改变时提供时钟的有效沿。例如：

CPQ0Q1Q2010101010001100110000011110CPQ0Q1Q2010101010001100110000011110CPQ0Q1Q2010101010001100110000011110基于FF的时序电路设计总结仔细分析命题画出状态图状态化简状态分配、选FF类型和n检查自启动检测电路功能编码形式的状态转换图和表、次态卡诺图、波形图输出方程状态方程驱动方程画逻辑电路图异步：依波形图确定各FF时钟，即确定时钟方程基于有限状态机的时序电路设计有限状态机（Finite-statemachine,FSM），又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。FSM可以模拟世界上大部分事物。在任何时候都可以处于有限数量的状态之一。外部输入作用下，FSM可以从一个状态转换到另一个状态;

一个对象的状态越多、发生的事件越多，就越适合采用有限状态机来描述。具有一定顺序特征的事件，也可以采用状态机的思想进行实现。程序流程图或者后续MCU片内ADC等工作原理也用FSM描述状态机一般有四个要素：①现态：当前所处的状态。②条件：触发状态转移的事件，即输入。③动作：在某种条件的触发下执行某种操作，即输出。④次态：满足条件后要跳转去的下一状态。有限状态机设计举例1（6.5节）P135，链6-3状态机设计实例：设计要求控制8个LED灯，实现如下显示花型：（1）从两边到中间逐个点亮，全亮后熄灭；（2）从中间往两头逐个点亮，全亮后熄灭；（3）循环执行上述过程。有限状态机设计举例1（6.5节）1.逻辑抽象，状态化简、状态分配(现态、次态）当前状态（现态）8个LED灯显示状态（LED输出）下一状态（次态）S000000000S1S110000001S2S211000011S3S311100111S4S411111111S5S500000000S6S600011000S7S700111100S8S801111110S9S911111111S0状态分配：S0=4'b0000，S1=4'b0001，S2=4'b0010，S3=4'b0011….S9=4'b1001有限状态机设计举例1（6.5节）2.输入即条件——状态转移的条件。跑马灯花型的变化需要一个时序控制，也就是每隔一定的时间显示状态进行一次切换。（比如，0.5s状态转移）3.动作——每个状态输出其对应LED信息。举例2利用有限状态机设计一个串行序列检测器当检测到111时输出1，序列码可重叠。解：将检测到无效位（该例检测111的第一有效位为1，无效位则为0，相反则为1）用S0状态表示，当检测到的第一个有效位用S1记忆，检测到第二个有效位用S2记忆，当检测到第三个有效位用S3记忆，且输出1，显然这是一个Moore型的状态机。举例2画状态转换图（状态机）及分配状态，S0=00，S1=01，S2=10，S3=11。举例2方程：电路（无须自启动检测）：基于VerilogHDL的111序列检测器设计描述及仿真文件

——可重叠序列

P183链8-1状态机的行为可以在现代社会中的许多设备中观察到。

例如，自动售货机，当存放适当的硬币组合时分配产品。交通灯、数字密码锁等。

用状态机设计复杂的时序电路，概念更清晰！作业1作业：8.18.2 8.4 8.58.3集成计数器计数器的功能：计数、分频、定时等；计数器的分类按计数器电路是同步异步分类按计数器输出码的规律分类按计数容量M分类模2n计数器，如16非模2n计数器，如10加法计数器减法计数器可逆计数器同步计数器异步计数器几种中规模集成计数器CP脉冲引入方式型

号计数模式清零方式预置数方式异

步7429374290二-八-十六进制加法二-五-十进制加法异步（高电平）异步（高电平）无无同

步741607416174162741637419274193十进制加法4位二进制加法十进制加法4位二进制加法十进制可逆4位二进制可逆异步（低电平）异步（低电平）同步（低电平）同步（低电平）异步（高电平）异步（高电平）同步（低有效）同步（低有效）同步（低有效）同步（低有效）异步（低有效）异步（低有效）异步集成计数器

74293是二-八-十六进制异步二进制加法计数器。它由四个T触发器串接而成，内部逻辑电路如图所示。异步二进制计数器74293逻辑电路图(a)Q1Q2Q3&CP01Q0CP1R01R02FF0FF1FF2FF31TC1RD1TC1RD1TC1RD1TC1RDCP0CP1R01R02工作状态X↓↓XXXXX↓↓1X0X010X0X异步清零FF0计数FF0计数FF1~FF3计数FF1~FF3计数74293的功能表①

当外CP仅送入CP0，由Q0输出，电路为二进制计数器。②

当外CP仅送入CP1，由Q3Q2Q1输出，电路为八进制计数器。③

当外CP仅送入CP0，而CP1与Q0相连时，电路为16进制计数器。

Q0Q1Q2Q3CP1CP0R01R0274293异步集成计数器74290

74290是二-五-十进制异步加法计数器。异步集成计数器74290

这里的异步是指芯片内部电路是异步时序电路图5.2.1例5.2.1状态转换图异步集成计数器74290按画状态转换图，分析电路功能？图5.2.1例5.2.1状态转换图0000000100100011010011001011101010011000Q3回零提供了CP0的有效下沿同步集成计数器1.同步二进制计数器74161CPCTTCTP工作状态X↑XX↑01111X0111XXXX0XX011异步清零同步置数保持保持计数74161的功能表74161的符号图

D0D1D2D3

CTPCTTCPCOLDCR

74161Q0Q1Q2Q32.同步计数器74163

74163为四位二进制加法计数器，功能表和符号图：D0D1D2D3Q0Q1Q2Q3CTPCTTCPCOLDCR7416374163的符号图CPCTPCTT工作状态↑↑XX↑01111X0111XXXX011011同步清零同步预置数保持保持计数74163的功能表波形及引脚图置数！注意进位位！不清楚时查pdf3.同步计数器74193CPUCPDCR工作状态XX↑1XX1↑1000X011清零预置数加法计数减法计数74193的功能表

74193是双时钟输入四位二进制同步可逆计数器。CPU是加法计数时钟信号，CPD是减法计数时钟信号，是清零信号，是置数控制信号，是加法进位信号，为减法借位信号。

74193的符号图CRLDD0D1D2D3Q0Q1Q2Q3BOCOCPUCPD74193FPGA实现分频和模6计数器modulemod6cnt( inputwireclr, inputwireclk, outputreg[2:0]q);reg[24:0]q1;//25位计数器，对50MHz时钟进行225分频always@(posedgeclkorposedgeclr) begin if(clr==1) q1<=0; else q1<=q1+1; endassignmclk=q1[24];//1.49Hz验证mclk定义是否正确？

D4D5D6D7D0D1D2D3Q4Q5Q6Q7Q0Q1Q2Q31D0D1D2D3Q0Q1Q2Q3CTPCTTCPCOLDCRD0D1D2D3Q0Q1Q2Q3CTPCTTCPCPCOCOLDCR14.多片集成计数器的级联方法——同步、异步级联

前面介绍的各种集成计数器多是四位的，只能实现N

16的计数，在实际应用中，经常会遇到多片集成计数器的级联使用的情况。下面以74LS161为例，介绍计数器的级联方法。图7.4.7多片74161的级联方法任意进制计数器构成

目前市售集成计数器产品，在计数体制方面，只做成应用较广的十进制、十六进制、7位二进制、12位二进制、14位二进制等几种产品。在需要其它任意进制计数器时，只能在现有中规模集成计数器基础上，经过外电路的不同连接来实现。

现以M表示已有中规模集成计数器的进制(或模值)，以n表示待实现计数器的进制，介绍实现n进制计数器的方法。若M>n，只需一片集成计数器，如果M<n，则需多片集成计数器实现。

如何实现？利用清零端和置数端，要注意同步与异步操作的区别！！！异步操作——清零与置数不受CP有效沿控制

反馈清零法[例]用74LS293构成十进制计数器。74293是二-八-十六进制异步二进制加法计数器。异步清0解：如图将Q0与CP1相连是几进制计数器？Q0Q1Q2Q3CP0CP1R01R02

74293CPQ0Q1Q2Q3Q0QS00000Q00010100001100102Sn-1100101100101100010111Q3Sn101010111100110111101111

若计数器为同步清0，采用哪一个状态使清0有效？设n进制计数器的有效状态S0～Sn-1异步方法：采用计数器的清0或置数端设n进制计数器的有效状态S0～Sn-1①

写出n进制计数器Sn状态的二进制编码

n=10，

Sn=1010②

求反馈逻辑

F=Q3Q1③

画逻辑图，如图所示。Q0Q1Q2Q3CP0CP1R01R02

74293CPQ0Q1Q2Q3④

画波形图，如图所示。74LS293构成十进制计数器CPQ0Q1Q2Q31.异步操作——反馈置数法

[例]试用74LS193设计十进制加法计数器，设计数器的起始状态为0011。

①

求Sn状态的二进制编码

Sn=S0+[n]B

=0011+1010=1101②求反馈逻辑

==③

画逻辑图如图所示

CRLDD0D1D2D3Q0Q1Q2Q3BOCOCPUCPD7419301Q0Q1Q2Q3＆电路图CP2.同步操作——使用计数器的最后一个有效状态构成反馈逻辑！

在控制端加入有效的清零或置数控制信号后，必须等待CP有效沿到来时，计数器才清零或置数——同步操作。

[例]用74LS161和74163设计一个十进制加法计数器，要求初始状态为0000

。①

写出N进制计数器Sn-1状态的二进编码

Sn-1=S0+[n-1]B=0000+1001=1001②

求反馈逻辑③

画逻辑图

十进制加法计数器逻辑图(a)由74161构成(b)由74163构成

D0D1D2D3

CTPCTTCP

COLDCR

74163Q0Q1Q2Q3CP1＆Q0Q1Q2Q3(b)

D0D1D2D3

CTPCTTCP

COLDCR

74161Q0Q1Q2Q3CP1＆Q0Q1Q2Q3(a)

在异步操作条件下，无论是异步清零法，还是异步置数法，均用Sn状态反馈，且Sn状态为瞬态；而在同步操作条件下，无论是同步清零法还是同步置数法，均用Sn-1状态反馈，无瞬态，Sn-1为有效计数状态。

同步操作和异步操作的总结比较：同步操作波形图8910CPQ0Q1Q2Q3[解]①

求预置数即S074160为十进制计数器，同步置数。

S0=[10-6]BCD

=0100②

画逻辑图

[例]试用74160的CO反馈，实现6进制计数器。应该使用预置还是清0端？160异步清0，同步预置电路图011CRLDD0D1D2D3CPQ0Q1Q2Q3Q0Q1

Q2Q3CPCO由于预置数0100是计数循环中的最小数，这种设计方法也称为置最小数法。

有时为了简化这类设计，常用进位输出信号CO实现反馈置数模M的计数器设计成任意n进制计数器总结M>n任意n进制的状态图S0～Sn-1同步操作取Sn-1状态构成反馈方程异步操作取Sn状态构成反馈方程同步、异步操作与同步、异步电路是2个完全不同的概念M<n，先级联再反馈清零或置数例用74160组成48进制计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再用异步清零法组成了48进制计数器。解：因为n＝48，而74160为模10计数器，所以要用两片74160构成此计数器。Q7Q6Q5Q4Q3Q2Q1Q0

例用74LS161芯片构成二十四进制计数器先级联为256进制，24的十六进制数：18HCTpCTtCTpCTt1174161异步清零！如何得到希望的8421BCD输出？Q7Q6Q5Q4Q3Q2Q1Q0

74290采用异步级联方式组成的二位8421BCD码的十进制加法计数器。模为10×10=100分析电路功能？“0”分析电路功能？用异步清零法组成了48进制计数器。Q7Q6Q5Q4Q3Q2Q1Q0

例用74LS161芯片构成二十四进制计数器先级联为256进制，24的十六进制数：18HCTpCTtCTpCTt1174161异步清零！如何得到希望的8421BCD输出？Q7Q6Q5Q4Q3Q2Q1Q0

MCU片内计数器举例MSP430x2xx片内定时器部分电路结构框图（来自TI器件手册），其功能比上述集成计数器灵活强大：模大、可设置模式、选择时钟源、分频、产生中断等。8.4寄存器寄存器是数字系统中用来存储二进制数据的逻辑器件，如微处理器中的指令码寄存器、地址寄存器、I/O寄存器等。寄存器的电路结构一般由同步时钟控制的多个触发器组成，待存入的数据在统一的时钟脉冲控制下存入触发器中。寄存器按逻辑功能划分：并行寄存器、移位串行寄存器。并行寄存器——也称为寄存器移位寄存器，不仅寄存还移位。

8.4.1寄存器及应用集成寄存器742738.4.1寄存器及应用集成寄存器7417374LS173符号图SN54173,SN54LS173A,SN74173,SN74LS173A

4-BITD-TYPEREGISTERSWITH3-STATEOUTPUTS三态寄存器在总线中的应用多个寄存器与数据总线的连接电路8.4.2移位寄存器(ShiftRegister)

工作原理右移：（多数教材或移位寄存器功能表中叫左移，与数字的移位叫法相反，本教材改为一致）左移：并行输入数码的移位寄存器置数时：1工作前：清零双向移位寄存器CPD0=SASBQ0Q1………Q7

00………00Q0…Q61Q0…Q6011×↑↑74164功能表×01Q7Q6Q5Q4Q3Q2Q1Q0CRCPSASB图5.5.174164的符号图集成移位寄存器

1.8位单向移位寄存器74164——串入并出2.

四位双向移位寄存器74194

四位双向移位寄存器74194的电路符号和功能表74194的符号图