【《有机薄膜晶体管的集成电路设计与仿真分析案例》4100字】

有机薄膜晶体管的集成电路设计与仿真分析案例目录TOC\o"1-3"\h\u11696有机薄膜晶体管的集成电路设计与仿真分析案例 1279141.1基本原理 1165211.2反相器 340531.3与非门 623731.4D触发器 8227621.5波纹计数器 10OTFT可以应用于集成电路的设计中，例如栅极驱动电路和射频识别标签电路的设计。再往详细的说，一个集成电路最基本的部分一定包含着基本逻辑单元，例如反相器、与非门等，所以要想验证有机薄膜晶体管在集成电路中是否能得到很好的应用，首先基于有机薄膜晶体管的逻辑单元与其相应的逻辑功能必须可以很好的契合。本章的主要工作就是基于上文建立的Level2文件，设计与仿真一些逻辑单元电路，为P3HT有机薄膜晶体管在更为复杂的电路中的应用做准备。1.1基本原理本文研究P3HT有机薄膜晶体管，我们可以先以P型半导体材料为例，描述它的工作原理,如图4-1所示。图4-1有机薄膜晶体管的结构从图4-1中我们可以看出有机薄膜晶体管由源极、漏极、有机半导体薄膜层、绝缘层和栅极四个部分组成。与平行板电容器相似，有机半导体薄膜层和源漏电极共同构成了平行板电容器的一侧电极，栅极则是另一侧电极，绝缘层就相当于电容器两极板之间的介质层。有机薄膜晶体管的正常导电特性可以分为以下几个区域：当栅源电压VGS与阈值电压VT相等时，器件能够导通。在导通前提下，当源-漏间加一电压VDS且比较小时,即|VDS|<|VGS-VT|，给定一个固定的栅压VGS，那么从源极注入的载流子空穴数应该是一定的。此时，随着源漏电压VDS大小的变化，源漏电流IDS将会产生线性增加，称为线性区。器件线性区性能的理想表达式为:I式中的W和L分别是有源层的沟道宽度和长度，μ表示沟道中载流子的场效应迁移率，Ci为单位面积的绝缘层电容（F/cm2），VT是器件的阈值电压。迁移率的定义为多数载流子在单位电场下的漂移速度，整个晶体管的性能优劣由迁移率的大小直接决定。我们可以定义：∂为跨导gm，它可以用来衡量器件的增益。在线性区中载流子的迁移率μ可以根据跨导得到。其数值可以由下面的公式2.2计算得出:g当|VDS|>|VGS-VT|的时候，沟道不再伸展到漏极，器件处于夹断状态。在这一侧电流传输主要基于隧穿效应，此时，沟道夹断处的电压降几乎保持为VGS-VT不变，此时称为饱和状态。饱和状态下沟道电流由栅极电压控制，几乎与漏极电压无关，电流表达式为下面公式：Iμ=在源漏电压和栅极电压固定的情况下，影响源漏电流IDS大小的因素有：源、漏之间的距离；沟道宽度；阈值电压VT；栅绝缘层的介电常数；载流子的迁移率。这里我们还要讨论晶体管的宽长比对于晶体管性能的影响，宽长比是指晶体管导电沟道的宽与长的比由上面的电流表达式，我们应该可以知道电流IDS与宽长比W/L成正比，即晶体管的宽长比越大，电流IDS越大。如果只是用来做驱动的话，根据负载能力确定宽长比。1.2反相器在很多的大型逻辑电路中都会用到反相器，可以说反相器是数字逻辑电路的最基本模块。所以，我们首先从反相器的设计入手，基于有机薄膜晶体管进行仿真。M2M1M2M1（b）（M2M1M2M1（b）（a）（d）（（d）（c）图4-2四种连接方式反相器结构（a）0-VGS连接作为负载（b）二极管连接作为负载（c）伪D结构（d）伪E结构由于P3HT有机薄膜晶体管以P3HT为有源层材料，因此在本文中所用的电路单元都是由P型有机薄膜晶体管构成的，且均为单管工艺。反相器根据连接方式的不同可分为四种，如图4-2（a）~（d）分别展示了以0-VGS连接作为负载、二极管连接作为负载、伪D和伪E结构，我们根据仿真出的有机薄膜晶体管的特性选择实际符合需求的反相器连接方式。图4-2（a）是将M1作为驱动管，M2作为负载管的反相器，这种连接方式的优点为输出阻抗大，功耗较小，增益较高，但是与其他结构的反相器相比较，它的导通电流小，会使动态响应变差。图4-2（b）是将M1作为驱动管，M2二极管连接做负载的反相器，这种连接方式的优点是当我们设计晶体管尺寸时，一般使驱动管尺寸大于负载管，这样做可以使反相器的上拉能力更高，输出电压摆幅增大，但它的静态功耗较大。图4-2（c）和（d）中都是伪CMOS连接的反相器，与图4-2（a）、（b）中结构相比较，该两种连接方式的优点是具有更高输出的电压摆幅和更快响应的速度，但相应的面积和功耗增加了。在本文中，我们选择了二极管连接方式连接的反相器作为逻辑单路的基本设计单元。图4-3中为利用S-Edit绘制出的二极管连接方式的反相器，图4-4、4-5中为基于仿真模型提取出的参数建立的反相器最终波形输出。图4-3二极管连接方式的反相器电路图图4-4反相器输出特性图图4-5反相器交流特性图反相器仿真的曲线如图4-4、4-5所示。我们将反相器中驱动管的宽长比设计为30um/1um，负载管宽长比设计为1um/1um。由输出特性曲线图可看出，当Vdd=5V，Vin=2.0~1.9V时，Vout=1.9~2.1V；由交流特性仿真结果可得，输入电压为1.9V时，输出电压为2.24V，输入电压为2V时，输出电压为1.89V，可以看出该反相器符合其逻辑功能，且性能较好。在交流特性曲线图4-5中，输出波形的上升时间与下降时间分别为215ps、1.86ns，平均传输延迟时间为308ps，下降时间比上升时间稍长一些，这是由于晶体管的驱动能力比较强，而且上升时间、下降时间和延迟时间都很小，反相器性能良好。还可以观察波形得到，反相器的输入从高电平向低电平变化时，输出波形出现了尖峰现象，分析原因，我们认为这是由电容耦合效应导致的。1.3与非门数字逻辑电路中，逻辑运算包括与（AND）、或(OR)、非(NOT)，它们可以由相应的逻辑门来实现。顾名思义，与非门电路实现的为与非运算，在本文中我们基于二极管连接的反相器扩展出基本逻辑门电路之一的与非门。M3M1M2M3M1M2图4-6与非门电路结构图对于图4-6中的与非门来说，上拉网络为两个并联的驱动管M1、M2所组成，M3为二极管作负载方式连接。它的工作原理为：当输入信号VA和VB中有一个为低电平时，作为驱动管的M1和M2至少有一个导通，那么输出信号VOUT就会是高电平，当输入信号VA和VB均为高电平时，驱动管M1和M2均不导通，此时，输出信号VOUT为低电平，符合与非门的逻辑功能。但是因为输入信号VA和VB脉冲到来时间不同，导致电路的响应速度也不同。图4-7为基于P型有机薄膜晶体管的与非门电路原理图。图4-9中为与非门的输出波形。图4-7基于P型有机薄膜晶体管的与非门电路图图4-8与非门输出波形图仿真出的与非门输出曲线如图4-8所示。我们在上述反相器的输入端，再并联一个驱动管，两个驱动管的宽长比均为30um/1um，负载管宽长比为1um/1um。由输出特性曲线图可看出，当Vdd=5V，V5=2.0~1.9V，V6=2.0~1.9V时，V5、V6均为两端输入，两者唯一不同是脉冲到来的时间不同，因此两者交错可以获得输入信号分别为00、01、10、11四种不同的动态情况；其中，输入信号A由绿色曲线代表，输入信号B由红色曲线代表，输出信号OUT由黄色曲线代表。输出端OUT的输出高电平为1.9V，输出低电平为2.2V。从图中可以看出，当两个输入信号A、B均为高电平时，输出端OUT为低电平；当两者均为低电平时，输出端Y为高电平，符合与非门的逻辑功能。图中显示，输出波形上升时间为1.15ns，下降时间为6.52ns，平均传输延迟时间为429ps，下降时间比上升时间要长一些，相比于反相器更为明显，原因是与非门中有两个晶体管并联，它们都作为电路的驱动管与电源相连，而反相器中只有一个驱动管与电源直接相连，所以使得与非门整个电路交叠电容大于反相器的。整体来看，与非门的逻辑功能和实际相符合，输出响应时间不长，性能较好。1.4D触发器触发器具有存储二进制信息的记忆功能，是一种双稳态电路，可以作为时序逻辑电路的基本单元。触发器有电平触发、边沿触发和脉冲触发三种触发方式。我们这里设计的为下降沿触发方式的D触发器，电路结构如图4-9、4-10所示，它的工作原理为：首先D触发器分为主触发器和从触发器两部分，我们先根据时钟信号CLK分析从触发器的状态，再由主触发器的输入决定最后的输出。图4-9D触发器电路结构图图4-10基于P型有机薄膜晶体管的D触发器电路图图4-11D触发器输出波形图如图4-11所示，绿色曲线为输入信号D，黄色曲线为时钟信号CLK，蓝色曲线为输出信号Q，红色曲线为输出信号Q’。由图可得，当输入的时钟信号CLK由高电平下降为低电平时，D触发器的输出信号Q与Q’也会发生改变，即实现了下降沿触发方式，其中Q与CLK翻转时刻的输入信号D的电平相同，Q’则相反，与实际D触发器的逻辑功能相契合。但是Q与Q’输出端的上升沿与下降沿均有一定程度的延迟，上升时间为1.35ns，下降时间为15.2ns，平均传输延迟时间为5.99ns，这是由于对D触发器而言，当时钟信号发生翻转时，它需要一定的反应时间，并且相较于反相器和与非门，下降沿和上升沿的延迟时间变长，这是因为在D触发器的电路设计中，包含了更多的晶体管作为驱动管，原理与与非门类似。1.5波纹计数器计数器在实际应用中，可以实现对时钟脉冲的累计计数和分频，还可以将时钟脉冲设定为特定周期信号，计数器一般由多个触发器串联而成。计数器根据是否由同一时钟信号触发，分为同步和异步。本文中，我们设计的波纹计数器为异步计数器，触发器的翻转顺序由信号传递的先后进行先后翻转的，并不是同时发生翻转。它由3个触发方式为下降沿触发的D触发器前后级联而成，每一级的反向输出就是后一级的输入，图4-12所示，图4-12波纹计数器电路结构图每一个D触发器都随着时钟在一个周期内翻转一次，所以每一级输出信号与其输入时钟信号的关系为：周期加倍，频率减半。其中第二级的输出是输入的信号的频率的1/4，第三级的输出是输入信号频率的1/8，以此类推，串联的级数更多可以得到倍频信号。此种连接，输出不受输入的变化所影响，但是由于后一级的输入使用的为前一级触发器的输出，在级与级之间，会产生相应的时钟延迟，这会对后面的电路，如计数得到000-111信号时，在相应信号中产生毛刺尖峰等噪声干扰。图4-13基于P型有机薄膜晶体管的波纹计数器电路图图4-14波纹计数器输出波形图如图4-14所示，蓝色曲线表示时钟信号CLK，红色曲线表示第一级输出信号Q1，紫色曲线表示第二级输出信号Q2，橙色曲线表示第三级输出信号Q3。我们可以从