数字集成电路-从经典物理到智能设计 课件 12. 其它逻辑门设计

数字集成电路其它逻辑门设计有比逻辑PMOS负载电阻负载目标:相比于互补性CMOS逻辑

以稳定性和额外功耗为代价减少所需晶体管的数目2NN+1一般情形伪NMOS无条件的负载代替PUN不采用有源PUN和PDN由一实现逻辑功能的NMOS下拉网络和负载器件构成有比逻辑PDNIn1In2In3OutPDNIn1In2In3OutMpR有比逻辑：输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比负载相对于下拉器件的尺寸可以用来调整噪声容限、传播延时和功耗等参数额定输出高电压为Vdd额定输出低电压不为零降低了噪声容限非对称响应导致静态功耗有比逻辑电阻负载PDNIn1In2In3OutRL若为使VOL尽可能地小PMOS器件尺寸应当明显小于NMOS下拉器件尺寸会对充电输出节点的传播延时产生负面影响限制了PMOS器件能够提供的电流求VOL伪NMOS主要缺点：输出为低时，通过存在于VDD和GND间的直接通路引起静态功耗线性状态速度饱和PMOS负载PDNIn1In2In3OutMp有比逻辑传输特性且伪NMOS反相器动态和静态性能之间的相互制约PDN网络简化为单个晶体管伪NMOS反相器的电压传输曲线与PMOS尺寸关系NMOS尺寸0.5um/0.25umPMOS负载PDNIn1In2In3OutMp0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin

[V]Vout[V]W/Lp=4W/Lp=2W/Lp=0.5W/Lp=0.2W/Lp=1有比逻辑传输特性优势：可应用于大扇入电路ABCD4输入NAND有比逻辑传输特性静态和动态性能间相互制约较大的上拉器件虽然提高了性能（tpLH）

但增加了VOL

从而使静态功耗增大

噪声容限减小伪NMOS反相器性能对比表：额定输出电压(VOL)、静态功耗及由低至高的传播延时电源电压：VDD=1.8V负载电容：CL=10

fFNMOS尺寸：固定为最小尺寸工艺节点：90

nmCMOS温度：27°C有比逻辑传输特性PMOS尺寸比(Wp/Wn)额定输出电压VOL(V)静态功耗(μW)低至高传播延时tpLH(ps)备注4.0~0.25-0.35120-15040-60强上拉，VOL较高2.0~0.20-0.3080-10060-80平衡设计1.0~0.15-0.2550-7080-120标准伪NMOS0.5~0.10-0.1830-45120-180弱上拉，VOL较低0.25~0.08-0.1520-30180-250很弱上拉，延时大条件假设传输管逻辑ABF000010100111互补CMOS：需6transistors通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目共4transistors包括实现B所需反相器降低电容只用NMOS实现AND功能电路B保证该门为静态门与门BBAF

=AB0通过允许原始输入驱动栅端和源-漏端以减少实现逻辑所需要的晶体管数目当传输管上拉一个节点至高电平时，输出只充电至VDD-VTn体效应使输出进一步下降设VG=VD=VDD传输管电压摆幅VDD=2.5VInOutxDS设节点x初始为0V开始时充电很快瞬态响应快结束时却很慢输出接近VDD-VTn时晶体管驱动电流大幅度下降体效应：VSB00.511.520.01.02.03.0时间[ns]电压[V]XOutInVDD-VTn=1.8V用NMOS充电一个电容节点的响应从电源获取的能量VDD=2.5VInOutXDS传输管电压摆幅结果表明：不能将一个传输管的输出接到另一个传输管的输入来实现传输管门的串联Y=VDD-VTn1-VTn2Vx串联传输门正确方法传输管电压摆幅AM1CYBXDSM2OutSDGGAM1CYBXDSM2OutSDGGY=VDD-VTn1BBAF

=AB0B=VDDA=0→VDD输出跟随输入A（至VDD-VTn时截止）A=VDDB=0→VDD

下面的传输管导通→截止，输出由0→VDD-VTn与数据相关Vout1212VinB=VDDA=0→VDDA=VDDB=0→VDDA=B=0→VDD反相器阈值=VDD/2传输管NAND门的VTC一个纯传输门不能使信号再生

经过多级传输后信号会逐渐减弱可通过间或插入一个CMOS反相器来弥补

使传输管门的VTC与CMOS门类似由于减小了电压摆幅，传输管需要较少的开关能量来充电一个节点

充电一个传输管的输出从电源获取的能量为：传输管逻辑差分传输管逻辑（CPLorDPL）XOR/NXOR传输管网络反向传输管网络FA

B

A

B

AB

F=AB

AND/NANDB

AB

F=A+B

B

OR/NORA

F=A

B

B

A

核心机制：一种差分逻辑始终使用互补的输入和输出信号核心优势：晶体管数少、无需反相器电路特性：属于静态逻辑输出节点通过低阻路径连接到电源或地设计优势：所有逻辑门采用相同的晶体管拓扑

仅通过改变输入信号排列来实现不同功能→极大简化了单元库的设计差分传输管逻辑（CPLorDPL）AB

F=ABAND/NANDB

ABF000010100111采用两级门来实现设初始:X=0→Out=VDD→Mroff，此时B=VDDA=0→VDD由于恢复器只有在高电平时才有效→因此电平恢复器和传输管中没有静态电流路径存在→消除了反相器中的静态功耗稳定有效的传输管设计——电平恢复器MnOutVDD电阻X0→VDDVDD至0BAMr0至VDD-VTnVxtoVDD1→0传输管电路试图下拉节点X，而电平恢复器却要将X上拉至VDDMn代表的下拉电路必须强于上拉器件Mr以切换节点X及输出问题根源：电平恢复管尺寸过大会削弱其下拉竞争能力直接后果：节点电压不达标导致输出无法翻转和逻辑锁定解决方案：精确调控晶体管尺寸比例确保电压满足翻转条件最终状态：输出翻转后能自动关断电平恢复管完成稳定操作稳定有效的传输管设计——电平恢复器MnOutVDD电阻X0→1BAMrMr和Mn形成一个类似伪NMOS的结构其中Mr为负载管而Mn的作用是一接地的下拉网络瞬态响应随电平恢复器尺寸的变化情况（Mn尺寸固定时）当电平恢复器尺寸超过1.5um/0.25um时节点X无法降低至反相器开关阈值以下不能使输出切换稳定有效的传输管设计——电平恢复器01002003004005000.01.02.0

W/Lr=1.75/0.253.0时间[ps]电压[V]

W/Lr=1.50/0.25

W/Lr=1.25/0.25

W/Lr=1.00/0.25采用零阈值传输管时的静态功耗使用零阈值的NMOS可消除大部分阈值损失所有非传输管器件（反相器）用标准的高阈值器件实现问题：即使VGS低于VT也会存在亚阈值电流导致静态功耗增加左图寄生dc电流路径：经常开关时作用不明显但在电路处于不活跃状态时会引起较大能耗从工艺上解决传输管逻辑电压损失问题——采用具有多种阈值的器件2.5VVDD0V0或低VT器件OUTVDD2.5V0VVDD传输门逻辑BAC

BAC

电路表示符号

用一个NMOS与一个PMOS并联且控制信号互补

传输门的作用相当于：由栅信号控制的双向开关当C=1时，两个MOS均导通

A=B当C=0时，两个MOS均截止

A与B间形成开路IN1IN2OUTIN1IN2OUTIN1IN2OUTIN1IN2OUT6transistors16transistors12transistors传输门逻辑GNDVDDIn1In2SSSS只需6个晶体管而互补CMOS需8个根据控制信号S的值选择输入A或B实现布尔函数反向两输入多路开关SA

BFVDD6个晶体管包括用于产生B互补CMOS:12ABF000011101110节点F连至VDD或GND低阻抗节点当B=1：M1与M2作用相当于一反相器传输门M3与M4关断当B=0：M1与M2不起作用传输门工作传输门XORBAM1M2FBBBM3/M4A动态逻辑N个扇入的静态CMOS逻辑要求2N个器件可利用伪NMOS、传输管逻辑等减少实现一个指定逻辑所需要的晶体管数伪NMOS逻辑类型只需N+1个晶体管即可实现一个N输入的逻辑门但存在静态功耗

动态逻辑可实现类似效果且可避免静态功耗：

通过增加一个时钟输入可相继完成预充电和条件求值两个阶段动态逻辑PDNClkIn1In2In3ClkOutCLMeCLK决定工作模式ClkOutClkMpABC动态逻辑基本原理工作分为两个阶段：预充电

Precharge(CLK=0)求值

Evaluate(CLK=1)N型动态逻辑门（n型网络）MpMe预充电(Clk=0)Out=VDDMe关断→PDN不工作若无MePDN和Mp会同时导通→静态功耗！

求值(Clk=1)Mp关断且Me导通

输出根据输入值和下拉拓扑结构的情况有条件地放电如输入使PDN导通→输出放电至GND

如输入使PDN关断→预充电值保存在CL上门输入在求值期间最多只能有一次变化

求值期间如PDN关断→则输出还可能处于高阻态动态逻辑基本原理PDNClkIn1In2In3ClkOutCLMeOut=CLK+((AB)+C)·CLK动态逻辑门特性：

逻辑功能由NMOS下拉网络实现

构成PDN的过程与静态CMOS相同

晶体管数目为N+2而不是2N

无比逻辑门

PMOS预充电器件尺寸对于门的功能不重要

动态逻辑门只有动态功耗

VDD和GND间不存在任何静态电流路径但总功耗会明显高于静态逻辑门

动态逻辑门具有较快的开关速度（1）减少了每个门的晶体管数目→每个输入对前级只表现为一个负载（2）动态门没有短路电流→下拉器件所有电流均来自于对负载电容放电VOL=GNDVOH=VDDClkOutClkMpABConoff1offon((AB)+C)Me动态逻辑基本原理动态逻辑门主要优点：提高了速度

减少了实现面积tpLH=0

预充电后输出为高电平TpHL与CL以及下拉网络的吸电流能力成正比

动态逻辑门在功耗方面有明显优势（1）实际电容比较小：减少了每个门的晶体管数目（2）动态门结构决定其每个时钟周期只能翻转一次（3）求值时上拉路径不导通→无短路功耗动态逻辑的速度和功耗动态逻辑时钟功耗高功耗问题时钟节点在每个周期都必然翻转→导致动态逻辑时钟功耗显著增加开关活动性周期性预充电和放电操作使动态逻辑具有较高的开关活动性1:电荷泄露动态门依靠电容存储电荷PDN关断时输出需保持VDD预充电电平但漏电流会导致电荷泄漏最终使电路失效CLKVOut预充电评估M1反偏二极管M1亚阈值漏电动态电路要求一个最低的时钟频率PMOS预充电器件漏电流（3）&（4）抵消了下拉路径的漏电动态设计中的信号完整性问题CLClkClkOutAMpMeM1(1)(2)(3)(4)‌降低输出阻抗‌：在求值期间减少输出节点阻抗→抑制漏电流‌增加泄露晶体管‌：引入伪NMOS的上拉器件→补偿下拉漏电路径的电荷损失1:电荷泄露动态电路漏电问题可通过以下方式优化ClkClkMeMpABOutMkp保持器Out泄露晶体管通常以反馈形式出现ClkClkMeMpABOutMkp保持器优化PMOS设计‌：采用高电阻（或小尺寸）PMOS避免尺寸比问题并降低静态功耗小尺寸PMOS可增强下拉器件作用确保节点Out电压被充分下拉至低于后续逻辑门的开关阈值2.电荷分享在预充电期间：输出节点被预充电至VDD。所有的输入被置为0，且CA

已放电求值期间：B=0，A=0→1，Ma导通原本存储在CL上的电荷就在CL和CA间重新分配→输出电压下降→无法恢复MaMbClkClkMeMpAB=0OutCLCACB动态设计中的信号完整性问题预充电内部节点来解决电荷分享问题也可用NMOS预充电管但需要一个反相时钟对关键的内部节点预充电：由于预充电期间内部节点被充电至VDD→电荷分享不再发生动态电路漏电问题可通过以下方式优化2.电荷分享以增加面积和电容为代价ClkClkMeMpABOutMkpClk输出节点高阻抗导致电路对串扰影响非常敏感：

一条导线布在一个动态