【答案】《FPGA算法优化与硬件加速》(杭州电子科技大学)章节期末慕课答案

【答案】《FPGA算法优化与硬件加速》(杭州电子科技大学)章节期末慕课答案有些题目顺序不一致，下载后按键盘ctrl+F进行搜索算法结构设计优化单元测验-结构优化1.单选题：下列哪些对于面积优化的描述是错误的？（）

选项：

A、面积优化需权衡时序性能

B、资源共享是常用的面积优化手段

C、增加触发器数量一定能降低面积

D、逻辑复用可有效减少电路规模

答案：【C】2.单选题：可以同时利用触发器的置位和复位引脚实现面积优化。

选项：

A、正确

B、错误

答案：【B】3.单选题：利用置位/复位可能阻止一些组合逻辑的优化。

选项：

A、正确

B、错误

答案：【A】4.单选题：在没有同步复位资源的元件中定义同步复位信号，对面积没有影响。

选项：

A、正确

B、错误

答案：【B】5.单选题：在面积优化的过程中需要考虑复位对面积的影响，不正确的复位策略会浪费面积。

选项：

A、正确

B、错误

答案：【A】6.单选题：在采用资源共享的设计中，常见的共享单元有计数器等，任何情况下计数器资源都可以共享从而实现面积优化。

选项：

A、正确

B、错误

答案：【B】7.单选题：当共享逻辑比控制逻辑更大时，可以通过控制逻辑实现逻辑复用。

选项：

A、正确

B、错误

答案：【A】8.单选题：折叠流水线和拆开环路是相反的操作，设计者需要在速度和面积的优先级上做出一定的取舍。

选项：

A、正确

B、错误

答案：【A】9.单选题：折叠流水线需要更多的资源保存中间值，增加了面积。

选项：

A、正确

B、错误

答案：【A】10.面积的优化应该尽可能最大程度的复用逻辑资源，常常以（）为代价。

答案：【流量】时钟优化与复位电路优化单元测验-时钟1.多选题：下列哪些方法可能避免跨时钟域设计中产生的亚稳态问题？

选项：

A、采用同步器（如两级触发器）

B、使用FIFO进行异步数据传递

C、采用格雷码编码传递多比特数据

D、提高时钟频率

答案：【采用同步器（如两级触发器）;使用FIFO进行异步数据传递；采用格雷码编码传递多比特数据】2.单选题：采用分割同步模块在多时钟域的结构中是比较好的设计实现。

选项：

A、正确

B、错误

答案：【A】3.单选题：利用FIFO结构可能避免跨时钟域时的亚稳态产生但FIFO内部其实也存在异步时钟域。

选项：

A、正确

B、错误

答案：【A】4.单选题：时钟同步问题一般来说是不可重复的，并且会影响FPGA设计的可靠性。

选项：

A、正确

B、错误

答案：【A】5.单选题：如果时钟门控是必须的，那么应保持所有门控时钟在专用模块内部并从功能模块中分离出来。

选项：

A、正确

B、错误

答案：【A】6.单选题：FIFO内部在处理异步时钟域的多比特数据传递时采用了格雷码。

选项：

A、正确

B、错误

答案：【A】7.单选题：在跨时钟域的应用中，亚稳态总是可以重复的。

选项：

A、正确

B、错误

答案：【B】8.在异步时钟域之间传递（）比特信号时可以利用FIFO

答案：【多】9.双跳技术可以用于在两个异步时钟域间对（）比特信号进行再同步。

答案：【单】10.当一个时钟的周期是另一个的倍数，并且其中一个时钟可以由内部PLL或DLL控制时，可以使用（）技术。

答案：【相位控制】单元测验-复位1.单选题：最佳的复位电路设计是：（）

选项：

A、只使用异步复位，无需考虑同步释放

B、只使用同步复位，不依赖外部硬件电路

C、异步复位、同步释放，兼顾响应速度与电路稳定性

D、同时使用异步复位和异步释放，提升复位灵活性

答案：【C】2.单选题：下图中的电路是（）

答案：【异步复位、同步释放电路】3.单选题：在FPGA中复位电路极其重要，不正确的复位可能导致不可重复的逻辑错误。

选项：

A、正确

B、错误

答案：【A】4.单选题：每个独立的时钟区域采用分开的复位同步电路。

选项：

A、正确

B、错误

答案：【A】5.单选题：利用冗余项可以消除内部电路导致的不需要的复位。

选项：

A、正确

B、错误

答案：【A】6.单选题：不同复位类型的触发器组合进单个always模块会改进电路的设计。

选项：

A、正确

B、错误

答案：【B】7.单选题：下列代码，表示的是完全异步复位。moduleresetsync(outputregoRstSync,inputiClk,iRst);regR1;always@(posedgeiClk)beginR1＜=iRst;oRstSync＜=R1;endendmodule

选项：

A、正确

B、错误

答案：【B】8.单选题：下图中，当复位时间和下一个上升时钟沿之间时间差满足这个复位恢复条件时，电路正常工作。

选项：

A、正确

B、错误

答案：【A】9.单选题：完全异步复位在确立（0→1）和释放（1→0）触发器时都是异步的。

选项：

A、正确

B、错误

答案：【A】算术单元设计优化单元测验-算术单元1.单选题：二进制数11.10除以2之后的二进制形式为（）

选项：

A、1.110

B、111.0

C、0.1110

D、1110

答案：【A】2.单选题：Cordic算法在计算正弦和余弦函数时性能优于Taylor级数展开。

选项：

A、正确

B、错误

答案：【A】3.单选题：通过泰勒级数逼近的方式进行计算三角函数时需要大量使用定点数计算。

选项：

A、正确

B、错误

答案：【A】4.单选题：泰勒级数展开的阶数增加时更接近三角函数的实际波形。

选项：

A、正确

B、错误

答案：【A】5.单选题：泰勒级数展开可以用来分解三角函数成为简单的乘和加的操作，但不利于硬件实现。

选项：

A、正确

B、错误

答案：【A】6.单选题：当高速除法操作需要流水线来最大化流量时，可以利用Goldschmidt方法，这个方法属于逐步逼近算法的类别。

选项：

A、正确

B、错误

答案：【A】7.单选题：定点数的除法可以用一个比较器和一个乘法单元来构造。

选项：

A、正确

B、错误

答案：【A】8.单选题：迭代除法可以类比十进制数长除。

选项：

A、正确

B、错误

答案：【A】9.单选题：除法问题可以利用乘法和移位的方法解决。

选项：

A、正确

B、错误

答案：【A】10.单选题：Goldschmidt方法不是硬件除法的实现方案

选项：

A、正确

B、错误

答案：【B】布图布局布线优化单元测验-布图1.单选题：布图通常包含（）

选项：

A、布局规划、布线规划、模块划分

B、逻辑综合、时序分析、仿真验证

C、代码编写、语法检查、逻辑优化

D、器件选型、引脚分配、电源设计

答案：【A】2.多选题：布图应该考虑内置结构包括（）

选项：

A、硬核IP（如CPU核、DSP核）

B、存储器阵列（RAM/ROM）

C、时钟树结构

D、用户自定义逻辑模块

答案：【硬核IP（如CPU核、DSP核）;存储器阵列（RAM/ROM）;时钟树结构】3.单选题：在高激活引线上的消耗功率正比于引线电容除以频率。

选项：

A、正确

B、错误

答案：【B】4.单选题：驱动器必须充电和放电的电容将反比于驱动器和接收器之间的距离。

选项：

A、正确

B、错误

答案：【B】5.单选题：高度流水线的设计或布线延时占主要的布局图不适合布图。

选项：

A、正确

B、错误

答案：【B】6.单选题：布图中的风险是，如果做得不正确，它可能惊人地降低实现的性能。

选项：

A、正确

B、错误

答案：【A】7.单选题：当利用布图只约束关键路径时，布图步骤在这个采用设计分割的进程中是静止的和不变的步骤。

选项：

A、正确

B、错误

答案：【B】8.单选题：当布图关键路径时，布图是迭代时序的闭环中的关键链接。

选项：

A、正确

B、错误

答案：【A】9.单选题：在设计分割中，时序定义在接口处。

选项：

A、正确

B、错误

答案：【A】10.单选题：利用布图分割设计的典型设计流程中，布图阶段总是在布局操作之后进行的。选项：A、正确B、错误答案：【B】单元测验-布局布线1.多选题：把寄存器放置进I/O有哪些优点：（）

选项：A、减少I/O到内部逻辑的布线延时

B、提升数据传输速率，降低时序违例风险

C、节省内部逻辑资源，优化布局密度

D、简化时钟树设计，降低时钟偏斜

答案：【减少I/O到内部逻辑的布线延时；提升数据传输速率，降低时序违例风险；节省内部逻辑资源，优化布局密度】2.单选题：布局的指导将使运行时间惊人地减少。

选项：

A、正确

B、错误

答案：【A】3.单选题：多行程布局和布线的种子变化可以作为最初的手段使用。

选项：

A、正确

B、错误

答案：【A】4.单选题：当添加了额外的寄存器来分割布线延时的时候，可以利用寄存器排序。

选项：

A、正确

B、错误

答案：【A】5.单选题：FPGA的基本逻辑单元是基于SRAM的LUT。

选项：

A、正确

B、错误

答案：【A】6.单选题：50%的封装因子告诉工具有25%的逻辑资源是可用的。

选项：

A、正确

B、错误

答案：【B】7.单选题：跨层次边界的优化将允许任何布局算法在路径跨模块边界扩展时进行操作。

选项：

A、正确

B、错误

答案：【A】8.单选题：寄存器逻辑复制可以平衡布线长度。

选项：

A、正确

B、错误

答案：【A】9.单选题：布线努力对设计性能有主要的影响，而布局努力有相对小的影响。

选项：

A、正确

B、错误

答案：【B】10.单选题：不一定要在任何优化发生之前产生一组完全的约束。

选项：

A、正确

B、错误

答案：【A】FPGA应用示例单元测验-应用1.单选题：SPDIF的信号通过（）根导线传送

选项：

A、1

B、2

C、3

D、4

答案：【A】2.单选题：I2S中左右通道的转换是由（）信号控制的？

选项：

A、BCLK（位时钟）

B、LRCK（左右时钟）

C、MCLK（主时钟）

D、DATA（数据）

答案：【B】3.多选题：实现I2S的三个有效选项包括（）

选项：

A、纯硬件逻辑实现

B、FPGAIP核实现

C、MCU软件模拟实现

D、SPI接口复用实现

答案：【纯硬件逻辑实现；FPGAIP核实现；MCU软件模拟实现】4.多选题：SPDIF协议中音频数据的每个采样打包成一个32位的帧，它包括附加的信息有（）

选项：

A、声道状态位

B、奇偶校验位

C、预加重标志位

D、时钟同步位

答案：【声道状态位；奇偶校验位；预加重标志位】5.多选题：BMC编码中，数据为1时，可以用（）来表示

选项：

A、电平跳变+电平不变

B、高电平+低电平

C、电平不变+电平跳变

D、低电平+高电平

答案：【电平跳变+电平不变；电平不变+电平跳变】6.多选题：I2S的三个信号包括：()

选项：

A、BCLK（位时钟）

B、LRCK（左右时钟）

C、DATA（串行数据）

D、MCLK（主时钟）

答案：【BCLK（位时钟）;LRCK（左右时钟）;DATA（串行数据）】7.单选题：双跳技术可以通过两个触发器构建实现。

选项：

A、正确

B、错误

答案：【A】8.单选题：I2S是SONY、PHILIPS数字音频接口的简称。

选项：

A、正确

B、错误

答案：【A】9.单选题：在总线末端的平均输出数据率小于输入音频数据率，FIFO仍可无误地实现数据的时钟区域转换。

选项：

A、正确

B、错误

答案：【B】10.单选题：BMC编码属于I2S协议。

选项：

A、正确

B、错误

答案：【B】时序分析与时序约束单元测验-时序1.多选题：FPGA中允许的最大时钟频率与下列哪些因素有关？（）

选项：

A、关键路径的组合逻辑延时

B、触发器的建立时间和保持时间

C、布线延时

D、时钟偏斜

答案：【关键路径的组合逻辑延时；触发器的建立时间和保持时间；布线延时；时钟偏斜】2.多选题：下列哪些操作可以实现时序优化，减少关键路径的组合延时？()

选项：

A、逻辑复制

B、流水线插入

C、关键路径重构

D、资源共享

答案：【逻辑复制；流水线插入；关键路径重构】3.单选题：当设计中任何两个时序元件之间的最大延时比时钟周期更大时，设计满足时序要求。

选项：

A、正确

B、错误

答案：【B】4.单选题：通过移去流水线寄存器可以增加时滞。

选项：

A、正确

B、错误

答案：【A】5.高流量结构使每秒可以处理的位数()

答案：【最大化】6.从关键路径移动（）到相邻路径，寄存器平衡改善时序。

答案：【组合逻辑】7.把关键路径分成两个更小延时的路径，添加寄存器层次改进（）

答案：【时序】8.拆开一个迭代环路会增加()

答案：【流量】9.移去流水线寄存器的损失是增加寄存器之间的

答案：【组合延时】10.低时滞结构是一个模块输入端到输出端的延时()

答案：【最小化】考试考试1.单选题：布图通常包含（）

选项：

A、数据通道

B、控制逻辑

C、胶连逻辑

D、控制通道

答案：【数据通道】2.单选题：I2S中左右通道的转换是由（）信号控制的？

选项：

A、CLK

B、LRCK

C、BCK

D、CP

答案：【LRCK】3.单选题：下图中的电路是（）

选项：

A、异步确立，同步释放

B、同步确立，同步释放

C、异步确立，异步释放

D、同步确立，异步释放

答案：【异步确立，同步释放】4.单选题：最佳的复位电路设计是：（）

选项：

A、异步复位确立、同步复位释放

B、异步复位确立、异步复位释放

C、同步复位确立、同步复位释放

D、同步复位确立、异步复位释放

答案：【异步复位确立、同步复位释放】5.单选题：SPDIF的信号通过（）根导线传送

选项：

A、1

B、2

C、3

D、4

答案：【1】6.单选题：二进制数11.10除以2之后的二进制形式为（）

选项：

A、1.110

B、01.11

C、1.011

D、111.0

答案：【1.110】7.单选题：下列哪些对于面积优化的描述是错误的？（）

选项：

A、DSP对复位策略的变化是比较灵活的。

B、利用置位/复位可能阻止一些组合逻辑的优化。

C、不正确的复位一个RAM可能对面积有惊人的影响。

D、当面积是考虑的关键时，尽可能避免利用置位和复位。

答案：【DSP对复位策略的变化是比较灵活的。】8.多选题：BMC编码中，数据为1时，可以用（）来表示

选项：

A、00

B、11

C、01

D、10

答案：【01;10】9.多选题：以下说法正确的是（）

选项：

A、复位恢复时间冲突出现在复位释放的时刻。

B、完全同步复位可能捕获不到复位信号本身（复位确立失败）取决于时钟的特性。

C、完全异步或完全同步复位电路通常比异步确立和同步释放的复位电路提供更可靠的复位。

D、电路中是不存在内部事件引起芯片部分复位的情况的

答案：【复位恢复时间冲突出现在复位释放的时刻。;完全同步复位可能捕获不到复位信号本身（复位确立失败）取决于时钟的特性。】10.多选题：FPGA中允许的最大时钟频率与下列哪些因素有关？（）

选项：

A、逻辑通过触发器之间的传播延时

B、触发器之间的布线延时

C、启动触发器和捕捉触发器之间时钟的传播延时

D、建立时间

答案：【逻辑通过触发器之间的传播延时;触发器之间的布线延时;启动触发器和捕捉触发器之间时钟的传播延时;建立时间】11.多选题：SPDIF协议中音频数据的每个采样打包成一个32位的帧，它包括附加的信息有（）

选项：

A、符号位

B、极性

C、有效位

D、用户可定义位

答案：【极性;有效位;用户可定义位】12.多选题：实现I2S的三个有效选项包括（）

选项：

A、利用延时的有效位重新同步输出

B、双跳输入流

C、FIFO输出

D、单比特传输

答案：【利用延时的有效位重新同步输出;双跳输入流;FIFO输出】13.多选题：I2S的三个信号包括：()

选项：

A、LRCK

B、BCK

C、DATA

D、FIFO

答案：【LRCK;BCK;DATA】14.多选题：下列哪些方法可能避免跨时钟域设计中产生的亚稳态问题？

选项：

A、相位控制

B、双跳技术

C、采用FIFO结构

D、采用RAM结构

答案：【相位控制;双跳技术;采用FIFO结构】15.多选题：下列哪些操作可以实现时序优化，减少关键路径的组合延时？()

选项：

A、添加寄存器层次

B、展平逻辑结构

C、寄存器平衡

D、重新安排路径

答案：【添加寄存器层次;展平逻辑结构;寄存器平衡;重新安排路径】16.多选题：把寄存器放置进I/O有哪些优点：（）

选项：

A、在FPGA的I/O上的延时被最小化的。

B、内部更多的逻辑是可用的。

C、优良的时钟到输出的时序

D、优良的建立时间的时序

答案：【在FPGA的I/O上的延时被最小化的。;内部更多的逻辑是可用的。;优良的时钟到输出的时序;优良的建立时间的时序】17.多选题：布图应该考虑内置结构包括（）

选项：

A、存储器

B、进位链

C、DSP

D、硬微处理器

答案：【存储器;进位链;DSP;硬微处理器】18.单选题：布局的指导将使运行时间惊人地减少。

选项：

A、正确

B、错误

答案：【正确】19.单选题：多行程布局和布线的种子变化可以作为最初的手段使用。

选项：

A、正确

B、错误

答案：【错误】20.单选题：寄存器逻辑复制可以平衡布线长度。

选项：

A、正确

B、错误

答案：【正确】21.单选题：当添加了额外的寄存器来分割布线延时的时候，可以利用寄存器排序。

选项：

A、正确

B、错误

答案：【错误】22.单选题：50%的封装因子告诉工具有25%的逻辑资源是可用的。

选项：

A、正确

B、错误

答案：【错误】23.单选题：布线努力对设计性能有主要的影响，而布局努力有相对小的影响。

选项：

A、正确

B、错误

答案：【错误】24.单选题：在高激活引线上的消耗功率正比于引线电容除以频率。

选项：

A、正确

B、错误

答案：【错误】25.单选题：在设计分割中，时序定义在接口处。

选项：

A、正确

B、错误

答案：【正确】26.单选题：不一定要在任何优化发生之前产生一组完全的约束。

选项：

A、正确

B、错误

答案：【错误】27.单选题：驱动器必须充电和放电的电容将反比于驱动器和接收器之间的距离。

选项：

A、正确

B、错误

答案：【错误】28.单选题：当利用布图只约束关键路径时，布图步骤在这个采用设计分割的进程中是静止的和不变的步骤。

选项：

A、正确

B、错误

答案：【错误】29.单选题：当布图关键路径时，布图是迭代时序的闭环中的关键链接。

选项：

A、正确

B、错误

答案：【正确】30.单选题：在总线末端的平均输出数据率小于输入音频数据率，FIFO仍可无误地实现数据的时钟区域转换。

选项：

A、正确

B、错误

答案：【错误】31.单选题：BMC编码属于I2S协议。

选项：

A、正确

B、错误

答案：【错误】32.单选题：FIFO内部在处理异步时钟域的多比特数据传递时采用了格雷码。

选项：

A、正确

B、错误

答案：【错误】33.单选题：利用置位/复位可能阻止一些组合逻辑的优化。

选项：

A、正确

B、错误

答案：【正确】34.单选题：折叠流水线需要更多的资源保存中间值，增加了面积。

选项：

A、正确

B、错误

答案：【错误】35.单选题：利用冗余项可以消除内部电路导致的不需要的复位。

选项：

A、正确

B、错误

答案：【正确】36.单选题：不同复位类型的触发器组合进单个always模块会改进电路的设计。

选项：

A、正确

B、错误

答案：【错误】37.单选题：下列代码，表示的是完全异步复位。moduleresetsync(outputregoRstSync,inputiClk,iRst);regR1;always@(posedgeiClk)beginR1＜=iRst;oRstSync＜=R1;endendmodule

选项：

A、正确

B、错误

答案：【错误】38.单选题：下图中，当复位时间和下一个上升时钟沿之间时间差满足这个复位恢复条件时，电路正常工作。

选项：

A、正确

B、错误

答案：【正确】39.单选题：完全异步复位在确立（0→1）和释放（1→0）触发器时都是异步的。

选项：

A、正确

B、错误

答案：【错误】40.单选题：双跳技术可以通过两个触发器构建实现。

选项：

A、正确

B、错误

答案：【正确】41.单选题：FPGA的基本逻辑单元是基于SRAM的LUT。

选项：

A、正确

B、错误

答案：【正确】42.单选题：跨层次边界的优化将允许任何布局算法在路径跨模块边界扩展时进行操作。

选项：

A、正确

B、错误

答案：【正确】43.单选题：高度流水线的设计或布线延时占主要的布局图不适合布图。

选项：

A、正确

B、错误

答案：【错误】44.单选题：利用布图分割设计的典型设计流程中，布图阶段总是在布局操作之后进行的。

选项：

A、正确

B、错误

答案：【错误】45.单选题：泰勒级数展开可以用来分解三角函数成为简单的乘和加的操作，，但不利于硬件实现。

选项：

A、正确

B、错误

答案：【错误】46.单选题：在FPGA中复位电路极其重要，不正确的复位可能导致不可重复的逻辑错误。

选项：

A、正确

B、错误

答案：【正确】47.单选题：折叠流水线和拆开环路是相反的操作，设计者需要在速度和面积的优先级上做出一定的取舍。

选项：

A、正确

B、错误

答案：【正确】48.单选题：当高速除法操作需要流水线来最大化流量时，可以利用Goldschmidt方法，这个方法属于逐步逼近算法的类别。

选项：

A、正确

B、错误

答案：【正确】49.单选题：迭代除法可以类比十进制数长除。

选项：

A、正确

B、错误

答案：【正确】50.单选题：如果时钟门控是必须的，那么应保持所有门控时钟在专用模块内部并从功能模块中分离出来。

选项：

A、正确

B、错误

答案：【正确】51.单选题：布图中的风险是，如果做得不正确，它可能惊人地降低实现的性能。

选项：

A、正确

B、错误

答案：【正确】52.单选题：每个独立的时钟区域采用分开的复位同步电路。

选项：

A、正确

B、错误

答案：【正确】53.单选题：I2S是SONY、PHILIPS数字音频接口的简称。

选项：

A、正确

B、错误

答案：【错误】54.单选题：Cordic算法在计算正弦和余弦函数时性能优于Taylor级数展开。

选项：

A、正确

B、错误

答案：【正确】55.单选题：除法问题可以利用乘法和移位的方法解决。

选项：

A、正确

B、错误

答案：【正确】56.单选题：Goldschmidt方法不是硬件除法的实现方案

选项：

A、正确

B、错误

答案：【错误】57.单选题：时钟同步问题一般来说是不可重复的，并且会影响FPGA设计的可靠性。

选项：

A、正确

B、错误

答案：【正确】58.单选题：当设计中任何两个时序元件之间的最大延时比时钟周期更大时，设计满足时序要求。

选项：

A、正确

B、错误

答案：【错误】59.单选题：在没有同步复