电子信息工程集成电路设计公司集成电路工程师实习报告

电子信息工程集成电路设计公司集成电路工程师实习报告一、摘要

2023年6月5日至8月22日，我在电子信息工程集成电路设计公司担任集成电路工程师实习生。核心工作成果包括参与射频滤波器芯片的版图设计，完成2级金属层布线优化，使信号延迟降低15%，功耗减少12%；协助验证团队完成5nm工艺逻辑仿真，修正47处时序违规问题，确保了90%的测试用例通过率。专业技能应用涉及CadenceVirtuoso、SynopsysVCS等工具，掌握了版图与仿真协同调试方法，提炼出基于S参数抽样的参数化设计流程，可复用于高速电路设计优化。

二、实习内容及过程

2023年6月5日到8月22日，我在一家做射频芯片的公司的IC设计部门实习，职位是集成电路工程师助理。部门主要搞5G通信用的滤波器和功率放大器芯片，客户都是手机品牌和通信设备商。我跟着师傅做了射频滤波器的版图设计，那段时间是7月10号到8月15号，用的是CadenceVirtuoso工具。刚开始对混合信号布局很懵，尤其是电源网络的隔离，师傅教我用S参数仿真来检查端口匹配，我花了整整两周跑仿真数据，把耦合电容的值从0.5pF调到0.8pF，最终版图寄生参数降低了18%，回波损耗在1.2GHz频点从10dB降到了25dB，老板还挺满意的。

8月1号到8月20号，我帮忙验证团队做5nm工艺的数字前端逻辑仿真，用的是SynopsysVCS和DesignCompiler。当时有个时序问题，仿真总过不了80%的Case，我翻看网表发现是某个IO缓冲器的驱动能力参数设得太保守了，改成标准值后，违规数从47个直接砍到5个，测试覆盖率从60%飙到92%。这段经历让我明白，仿真调试不能只看报告，得会钻进去找物理原因，比如晶体管密度、金属线宽这些细节。

遇到的最大困难是8月8号那天，滤波器版图布完铜层后发现电源噪声超标，当时手头只有一个旧版EDA版本，没法用新的DRC工具，我就自己写Python脚本跑通配符检查，花了3天把所有电源过孔重新布局，最后噪声裕量从0.3V提升到0.8V。学到了不少参数化设计的小技巧，比如用宏单元拼版比手动画效率高3倍。

公司培训机制确实一般，入职到现在只安排了一次射频原理培训，大部分东西都是师傅带着练。有时候觉得项目要求跟学校课程脱节，比如微波电路这门课学的S参数知识，实际设计里用得不多，倒是Cadence的CalibreQRC工具用得特别多，但公司没系统教过，只能自己啃官方文档。岗位匹配度上，我希望接触更多流片流程，但部门主要搞仿真验证，跟我的兴趣点差了点。

如果说建议的话，希望公司能给新人搞个设计规范模板库，现在每次改版图都要手动调整参数，费时间。另外可以组织每周技术分享会，让不同组的师兄师姐讲讲高速电路的EM仿真技巧、DFT设计这些，我猜很多实习生都挺想学的。

三、总结与体会

这8周，从2023年6月5日到8月22日，在公司的经历像把理论课里的概念具象化了。设计射频滤波器版图时，为了把信号延迟控制在ns级别，我反复调整耦合电容和金属线宽，最终把延迟降低了15%，这个过程让我真切感受到IC设计不只是画图，更是对物理和电气特性的精密平衡。用Synopsys工具跑5nm工艺的仿真时，处理47个时序违规让我明白，学校教的《数字逻辑》和《电路分析》真的不够用，现在我对PLL锁相环的建立时间分析和EMI电磁干扰的抑制有了更直观的认识，这些知识在后续做毕业设计时肯定能派上用场。

这次实习最大的收获是学会了怎么在压力下解决问题。8月15号晚上，滤波器版图DRC报警堆满了屏幕，师傅让我先抓关键违规，我当时急得手忙脚乱，后来冷静下来按电源、地、信号分层处理，第二天早上终于搞定了。这种经历现在回想起来，比考90分还踏实。实习也让我看清了自己的短板，比如对先进封装的扇出型芯片设计了解太少，打算下学期补《半导体工艺》和《先进封装技术》这两门课，顺便考个PMP证书，以后求职时好跟面试官聊项目流片细节。

行业里现在都说Chiplet小芯片是趋势，我在公司看到不少模块化设计的案例，感觉未来IC工程师得懂更多Bumping键合和硅通孔TSV技术。如果再给我一次实习机会，我希望能接触更多从系统架构到物理实现的全流程项目，或者去培训部门旁听几次流片前端的DFT设计培训，现在想想，当时要是早点知道Calibre这个工具的原理，版图优化效率能再高20%呢。从学生到职场人的转变，就是从觉得"理论够用了"到发现"细节决定成败"这么一点，责任感这种东西，是签完保密协议才懂的。

四、致谢

感谢公司给我这次实习机会，让我能在真实项目中锻炼。特别感谢我的导师，在射频滤波器版图设计上给了我很多指点，比如怎么用S参数仿真优化耦合电容值。还有设计部的同事，帮我解决了不