存算一体架构降低数据搬运功耗 (培训)

存算一体架构降低数据搬运功耗汇报人：***（职务/职称）日期：2026年**月**日存算一体技术概述数据搬运功耗的挑战与现状模拟存算技术原理与实现数字存算技术原理与实现存算一体在AI大模型中的应用存算一体硬件设计关键技术存算一体架构的能效分析目录存算一体的商业化进展存算一体与先进封装技术存算一体的软件生态挑战存算一体在边缘计算的应用技术瓶颈与未来研究方向行业标准与政策支持总结与展望目录存算一体技术概述01存算一体基本概念与核心原理存算一体(ComputinginMemory)是在存储器中嵌入计算能力，直接在存储单元完成矩阵乘法/加法运算，消除数据搬运环节。其核心原理是利用存储单元的物理特性(如电阻、电容、磁性)直接实现逻辑运算。存储计算融合通过存储阵列的并行访问特性，存算一体架构可同时处理多个数据块，显著提升矩阵运算效率。例如SRAM存算单元能实现1TMAC/mm²的计算密度，是传统冯·诺依曼架构的100倍。并行处理优势数据搬运功耗是计算功耗的1000倍，存算一体将计算移至数据所在位置，使7nm工艺下系统总功耗降低63.7%，能效比提升3个数量级。能效比突破传统计算架构的“内存墙”问题分析性能发展失衡过去二十年处理器性能年提升55%，而内存性能年增速仅10%，导致计算单元60%时间处于等待数据状态。AI运算需要的1PB/s带宽远超DRAM的1TB/s极限。01层级存储瓶颈传统分级存储架构中，数据需经过L1/L2/L3缓存、内存、外存等多级搬运，HBM技术虽提升带宽至2TB/s，但仍无法满足大模型训练需求。能耗结构倒置在7nm工艺节点，数据搬运功耗占比达63.7%，超过计算本身功耗。单个AI推理任务中，数据搬运能耗占总能耗的90%以上。扩展性限制冯·诺依曼架构下，存储与计算绑定扩容，EB级数据场景需整体升级设备，难以实现存储资源池与计算资源的弹性调度。020304存算一体的技术分类（模拟/数字存算）混合计算架构结合模拟计算高能效与数字计算高精度优势，如清华大学存算一体芯片采用模拟存算阵列+数字校正单元，在图像识别任务中实现95%准确率与8TOPS/W能效。数字存算技术基于SRAM/DRAM存储单元构建数字逻辑门，保持二进制计算精度。IBM的DigitalCIM芯片在65nm工艺下实现4TOPS/W能效，支持FP32高精度计算。模拟存算技术利用忆阻器、ReRAM等器件的模拟特性，通过电导值表示权重，电流积分实现乘加运算。北京大学双存内架构采用该方案，数据搬运能耗降低千倍，适合低精度AI推理场景。数据搬运功耗的挑战与现状02冯·诺依曼架构的核心设计将存储单元与计算单元物理分离，导致数据需要在两者之间频繁搬运，产生大量无效能耗，形成"内存墙"问题。存储与计算分离随着制程工艺进步至7nm以下，数据搬运功耗占比不降反升，英特尔研究显示7nm工艺下搬运功耗占比高达63.7%，成为制约芯片发展的主要瓶颈。工艺缩放悖论传统架构中数据搬运依赖有限的总线带宽，当处理AI大模型的海量参数时，数据排队等待传输造成处理器大量空闲，能效比急剧下降。总线带宽限制数据搬运产生的功耗大部分转化为热能，在高密度计算场景下导致芯片温度飙升，迫使系统降频运行，进一步恶化整体能效。热量积累效应冯·诺依曼架构的功耗瓶颈01020304数据搬运在AI计算中的能耗占比能效倒挂现象在典型AI计算任务中，数据搬运能耗可达计算本身能耗的1000倍，形成严重的能量浪费，例如DRAM存取能耗高达35pJ/bit。大模型训练痛点训练千亿参数模型时，数据搬运功耗可占系统总功耗90%，单次训练的电费成本甚至超过工程师团队年薪，凸显能效危机的商业影响。层级存储代价为缓解"存储墙"问题而采用的多级缓存体系（L1/L2/L3）带来复杂的数据一致性维护开销，其能耗占比随模型规模扩大呈指数增长。大模型时代对能效的迫切需求算力需求爆炸AI模型参数量从百万级跃升至万亿级，传统架构下所需数据搬运量呈指数增长，现有能效水平无法支撑可持续的算力扩展。边缘计算约束物联网终端设备对功耗极度敏感，传统架构的搬运功耗使其难以部署实时AI应用，制约智能终端的普及与发展。经济性临界点超大规模数据中心面临电力基础设施极限，若维持现有能效比，2035年十万倍算力增长目标将带来不可承受的运营成本。碳足迹压力全球AI计算耗电量已相当于中小国家年度用电量，降低搬运功耗成为减少行业碳排放的关键技术路径。模拟存算技术原理与实现03感谢您下载平台上提供的PPT作品，为了您和以及原创作者的利益，请勿复制、传播、销售，否则将承担法律责任！将对作品进行维权，按照传播下载次数进行十倍的索取赔偿！忆阻器交叉阵列的物理特性非线性电阻特性忆阻器的电阻值会随流经电荷量动态变化，这种非线性特性使其能同时实现数据存储与模拟计算功能，无需传统数字电路的数模转换过程。纳米级集成潜力忆阻器单元尺寸可缩小至纳米级别，与CMOS工艺兼容，支持高密度集成，为存算一体芯片提供硬件基础。非易失性存储断电后忆阻器仍能保持电阻状态，适合长期存储权重数据，减少神经网络训练时的重复加载开销。欧姆定律计算通过交叉阵列结构，忆阻器可直接利用电压-电流关系完成矩阵乘法运算，避免数据在存储与计算单元间的物理搬运。模拟域计算的并行优势天然并行性模拟信号处理允许同一忆阻器阵列中所有单元同时参与运算，大幅提升矩阵-向量乘法的吞吐量，适用于神经网络中的大规模并行计算需求。模拟计算直接利用物理定律（如欧姆定律、基尔霍夫定律）完成运算，相比数字电路的逐比特处理，能耗降低可达2个数量级。消除数据搬运环节后，模拟存算一体架构将计算延迟从传统冯·诺依曼架构的微秒级缩短至纳秒级，尤其适合实时性要求高的边缘计算场景。能效比提升延迟优化利用忆阻器的模拟滤波特性，可在芯片端直接降噪与特征提取，避免音频数据在内存与处理器间的反复传输。语音信号滤波在物联网节点中，存算一体芯片能实时处理多源传感器（如温度、湿度）的模拟信号，减少数据上传至云端的能耗。传感器数据融合01020304忆阻器阵列可通过模拟卷积运算直接提取图像特征，功耗仅为传统GPU方案的1/50，适用于可穿戴设备的实时图像处理。图像边缘检测针对低精度二值权重模型，忆阻器可通过高低阻态直接映射0/1值，实现超高能效比的端侧AI推理。二值神经网络推理低精度任务（如图像处理）的应用案例数字存算技术原理与实现04存储单元复用计算功能行列地址译码优化通过改造DRAM存储单元结构，使其在保持数据存储能力的同时具备基础逻辑运算能力，利用存储阵列的并行性实现大规模数据并行处理。重新设计DRAM地址译码电路，支持计算模式下的多行同时激活，突破传统DRAM单行激活限制，实现跨存储单元的计算操作。DRAM近存计算架构设计混合信号处理电路在存储阵列外围集成模数转换器和模拟计算电路，利用电荷共享原理实现模拟域乘加运算，显著降低数字信号转换开销。动态刷新机制协同将计算操作与DRAM刷新周期智能调度，在保持数据完整性的前提下最大化计算吞吐量，减少因刷新导致的计算中断。3D堆叠内存与逻辑芯片集成TSV垂直互连技术采用硅通孔(TSV)实现DRAMdie间的垂直互连，提供高达1024GB/s的die间带宽，相比传统封装互连带宽提升两个数量级。异构芯片封装集成使用2.5D/3D封装技术将计算逻辑芯片与HBM内存物理集成，将平均数据搬运距离缩短至毫米级，降低90%以上的互连功耗。通过微凸块(microbump)间距优化和散热硅中介层，解决3D堆叠带来的热累积问题，使逻辑单元与存储单元可共享散热解决方案。热力学协同设计高精度通用计算的兼容性方案可配置计算精度支持通过位线分段技术和多级敏感放大器，支持从4bit到32bit的混合精度计算，兼容不同算法的精度需求。存内计算指令集扩展在传统内存控制器中增加存算专用指令，支持矩阵乘、向量加等典型运算的原语级调用，保持与现有CPU/GPU的编程兼容性。误差补偿算法针对DRAM模拟计算的非理想特性，开发基于查找表的非线性校正算法，将计算误差控制在1%以内，满足科学计算要求。混合计算调度框架构建统一的内存地址空间管理机制，智能分配传统存取操作与存内计算任务，实现计算资源利用率最大化。存算一体在AI大模型中的应用05突破万亿参数模型的算力限制消除数据搬运瓶颈存算一体架构通过将计算单元嵌入存储阵列，直接在数据存储位置完成矩阵乘加运算，避免传统架构中90%以上的数据搬运能耗，使万亿参数模型训练效率提升10倍以上。超高并行计算能力混合精度计算支持利用存储单元本身的物理特性（如忆阻器阻变）实现模拟计算，单个存储单元可同时执行乘累加操作，在相同芯片面积下提供千倍于传统GPU的计算核心密度。存算一体芯片通过模拟计算特性天然支持4-8bit低精度计算，在保证模型精度的前提下，将大模型训练内存占用降低至传统架构的1/5，突破显存容量限制。123推理加速与能效比提升对比端侧推理革命存算一体芯片在边缘设备上实现20TOPS/W的能效比，较传统ASIC提升100倍，使得BERT等大模型可在智能手表等微型设备实时运行，延迟低于1毫秒。数据中心级能效优化新华三H3CUniPoDS80000采用存算一体技术后，万卡集群算力利用率达92%，相比传统GPU集群提升40%，年节省电费超千万量级。光互连存算系统突破曦智科技的光互连存算方案在金融反欺诈场景中实现0.3毫秒延迟，吞吐量达传统方案50倍，验证了存算一体在超低延迟场景的绝对优势。存内逻辑计算精度台积电研发的存内逻辑架构支持FP16精度计算，满足大模型推理精度需求，同时保持100TOPS/W能效，为云端推理提供新选择。脉冲神经网络硬件化忆阻器存算单元可模拟生物突触的权重变化特性，千芯科技研发的芯片支持在线学习功能，为自适应边缘AI设备提供硬件基础。突触仿生计算全脑仿真加速存算一体架构的时空并行特性与大脑神经回路高度匹配，中科院研发的类脑芯片已实现百万神经元规模仿真，为脑科学研究提供新工具。存算一体芯片的模拟计算特性与神经元的脉冲发放机制高度契合，九天睿芯ADAS20X芯片通过感存算一体架构实现类脑的异步事件处理，功耗仅传统方案1/100。类脑计算与神经形态芯片的关联存算一体硬件设计关键技术06非易失性存储介质选型具有高速写入（纳秒级）、高耐久性（10^12次擦写）、低功耗特性，适合频繁更新的权重存储场景，但存储密度较低且成本较高。FeRAM（铁电存储器）基于自旋极化原理，兼具非易失性、纳秒级读写速度和近乎无限的耐久性，适用于需要快速响应的边缘计算场景，但需解决热稳定性与工艺兼容性问题。MRAM（磁性存储器）利用硫系化合物相变实现存储，读写速度快且抗辐射，适用于航天等极端环境，但需优化编程功耗和电阻漂移问题。相变存储器（PCM）成熟工艺下可靠性高，适合存储固定神经网络权重，但写入速度慢（毫秒级）且耐久性有限（约10^5次），需配合磨损均衡算法使用。NORFlash通过电阻状态变化存储数据，具有高密度集成潜力（可三维堆叠）和模拟计算特性，适合构建高能效的模拟存算一体架构，但存在器件一致性和可靠性挑战。ReRAM（阻变存储器）计算单元与存储单元的协同优化针对SRAM存算单元设计1-4bit可配置计算精度电路，在AI推理场景下实现能耗与精度的动态平衡。比特级计算精度匹配将大型存储阵列划分为多个独立可操作的子阵列，通过时分复用机制支持并行计算，提升整体吞吐量。在存算阵列中集成高精度（FP16）和低精度（INT4）计算路径，根据算法需求自动切换，兼顾复杂运算效率和简单运算能效。存储阵列分区调度采用层级化互连网络（如Mesh/Torus拓扑），确保计算单元能高效访问物理距离最近的存储单元，降低数据传输能耗。近邻数据路由架构01020403混合精度计算流差分信号传输技术在存算阵列的位线/字线中采用差分对设计，通过共模抑制降低串扰和电源噪声影响，提升模拟计算精度。动态电压频率调节（DVFS）三维集成隔离方案信号完整性及噪声抑制方法根据计算负载实时调整存储阵列的工作电压和频率，在保证时序裕度的前提下最小化开关噪声。在3D堆叠存算芯片中插入屏蔽层（如高阻硅或接地金属层），阻断存储单元与逻辑单元之间的电磁耦合干扰。存算一体架构的能效分析07与传统架构的功耗对比实验数据数据搬运功耗占比在7nm工艺下，传统架构中数据搬运功耗占比高达63.7%，而存算一体架构通过减少数据移动，将这一比例显著降低至20%以下。传统架构因存储墙问题导致计算单元平均闲置率达40-60%，存算一体通过并行计算将闲置率压缩至5%以内。实测显示，在CNN推理任务中，存算一体架构的能效比传统GPU方案提升50-100倍，尤其在大规模矩阵运算场景优势明显。计算单元闲置率能效提升倍数访存比优化传统CNN层访存比R≈10:1（如AlexNet），存算一体架构通过原位计算可实现R≈1000:1，数据搬运量减少两个数量级。单位TOPS功耗存算一体芯片在INT8精度下可实现10-100TOPS/W的能效，相比传统AI加速芯片（1-5TOPS/W）提升至少一个数量级。延迟降低幅度边缘设备图像识别任务中，存算一体方案将端到端延迟从50ms降至5ms以下，主要得益于数据零搬运的架构特性。面积效率提升3D堆叠存算单元的面积利用率达85%以上，较传统存算分离设计提升3倍，单位面积算力密度显著提高。能效比提升的量化指标不同场景（边缘/云端）的适应性边缘计算优势存算一体在无人机视觉模组等边缘场景中，吞吐量提升4.2倍的同时功耗降低67%，特别适合电池供电设备。电商推荐系统采用存算一体架构后，支持每秒万级并发推理，HBM带宽需求下降80%，TCO（总拥有成本）优化明显。通过存算融合技术，可在1ms延迟约束下运行Transformer模型，突破传统架构的实时性瓶颈。云端推理加速端侧大模型部署存算一体的商业化进展08实验室原型到芯片量产的路径实验室通过设计原型芯片验证存算一体架构的可行性，重点测试计算精度、能效比和工艺兼容性，例如北京大学团队开发的基于阻变存储器的非负矩阵分解模拟计算芯片。01针对不同存储器类型（如SRAM、RRAM）进行工艺适配，解决器件漂移、热效应等问题，确保芯片在量产工艺下的稳定性和良率。02流片与测试完成芯片设计后进入流片阶段，通过28nm/40nm等成熟工艺制造，并进行功能测试和性能验证，例如张锋团队在28nmCMOS工艺下实现的浮点存算一体宏芯片。03将芯片部署到实际应用场景（如智能语音、自动驾驶）进行性能评估，验证其相比传统架构的功耗降低和算力提升效果。04建立稳定供应链，推动编译器、算法库等配套工具链开发，形成完整产业生态。05工艺适配优化量产与生态构建客户场景验证技术验证阶段行业头部企业的布局（如英特尔、三星）利用磁性存储器（MRAM）非易失特性开发存算一体芯片，重点布局边缘AI和物联网设备应用。通过高带宽内存（HBM）实现近存计算，缓解数据搬运瓶颈，其PonteVecchioGPU已集成HBM2e内存。基于DigitalSRAMCIM技术推出成熟度高的存算一体IP核，已连续五年在ISSCC/VLSI发布相关成果。欧洲微电子中心（IMEC）联合学术机构开发基于忆阻器的模拟计算芯片，支持神经网络训练与推理。英特尔HBM技术三星MRAM研发台积电SRAM方案IMEC的ReRAM研究典型商用芯片案例解析北京大学训练芯片全球首款支持浮点训练的存算一体芯片，采用BF16精度实现48TFLOP/W均值能效，突破转置运算技术瓶颈。昕原半导体ReRAM方案基于阻变存储器的模拟计算芯片支持INT8/FP8混合精度运算，峰值能效超过400TFLOPS/W。后摩智能SRAM芯片采用SRAM存算一体架构实现端侧AI推理，能效比达50TOPS/W，应用于智能摄像头实时目标检测。存算一体与先进封装技术093D混合键合技术的支持混合键合技术通过金属与介电键合的结合，将芯片间距从传统100微米缩小至5微米，实现10倍以上的互连密度提升，为存算一体架构提供超高密度垂直互连基础。互连密度提升摒弃传统焊料凸点，采用铜-铜直接键合（Cu-Cubonding），使信号传输路径缩短70%以上，降低数据传输延迟和功耗，特别适合存算单元间的近存计算需求。无凸点直接连接混合键合需结合TSV硅通孔、CMP化学机械抛光等工艺，使存算一体芯片能兼容现有CMOS产线，台积电SoIC方案已实现接近满分的键合良率。工艺兼容性优化高带宽内存（HBM）集成方案3D堆叠带宽优势HBM通过TSV垂直通孔将4-16层DRAM堆叠，位宽达1024bit以上，带宽较GDDR5提升5倍，满足存算一体架构对数据洪流的需求。01微凸块互连技术采用8微米间距的微凸块（Microbump）实现逻辑芯片与存储堆叠间的互连，使HBM3带宽突破1TB/s，为存内计算提供数据供给保障。2.5D中介层集成通过硅中介层（SiInterposer）或有机基板实现存算单元与HBM的异构集成，SK海力士HBM4方案将中介层布线密度提升至0.8μm/线。功耗效率优化HBM的3D堆叠结构使数据搬运功耗降低40%，配合存算一体架构可进一步减少数据迁移能耗，适合AI训练等内存墙场景。020304采用直接芯片液冷（Direct-to-ChipLiquidCooling）方案，通过微通道冷板将3D堆叠芯片的热密度控制在500W/cm²以内，满足HBM与存算单元集成后的散热需求。热管理挑战与解决方案液冷散热技术使用金属基复合材料（如铟合金）作为芯片堆叠间的热界面材料，热导率提升至200W/mK以上，有效降低垂直方向热阻。热界面材料升级通过温度感知调度算法动态调节存算单元工作频率，英特尔Foveros方案可实现芯片级10℃温差内的功耗平衡。动态功耗调控存算一体的软件生态挑战10传统编译器无法直接适配存算架构的并行计算特性，需开发支持存算指令的新型中间表示（IR），如伯克利PRIME框架提出的张量流图IR，实现存算指令自动映射。指令集重构需求存算单元的大规模并行特性要求编程模型支持细粒度数据流描述，MIT的HybridPrecision框架通过动态位宽调整实现计算误差控制在1%以内。并行性开发瓶颈C语言等传统编程模型假设内存为被动存储单元，而存算架构中内存具有主动计算能力，需重新定义指针操作和内存访问语义以避免未定义行为。内存语义冲突缺乏统一API描述存算操作，导致厂商各自开发专用库函数，如三星HBM-PIM需定制编译器支持其存内计算指令集。硬件抽象层缺失编译器与编程模型适配01020304算法映射与精度补偿技术量化感知训练(QAT)谷歌TPUv4采用8位整数量化技术，通过训练阶段模拟量化误差，使模型在存算硬件上保持95%精度，解决模拟计算精度损失问题。校准算法开发针对RRAM电阻漂移等器件变异，清华大学团队开发在线校准算法，在1024×1024矩阵运算中将误差率从12%降至2.3%。混合精度设计台积电提出的8bit模拟+16bit数字混合架构，利用数字电路补偿模拟计算的非理想性，北京大学3DRRAM阵列在4-bit精度下实现92.3%MNIST识别率。开源工具链的现状与发展4社区生态萌芽3基准测试体系缺失2设计自动化不足1仿真平台缺口RISC-V基金会成立存算工作组，推动开源指令集扩展，伯克利Chisel3已支持存算单元硬件生成器开发。传统EDA工具无法处理存算混合信号设计，TSMC的存算设计套件提供从RTL到GDSII的全流程支持，但仅限于合作客户。缺乏统一评估标准，MIT提出的CiM-Bench包含20种典型存算kernel，覆盖矩阵乘/卷积等核心操作延迟和能效指标。现有工具链如CadenceVirtuoso缺乏存算单元行为级模型，IMEC开发的CiM仿真器支持RRAM/FeFET器件非理想性建模，但未完全开源。存算一体在边缘计算的应用11物联网终端的低功耗需求能效比优化动态负载适配微型化集成存算一体架构通过消除数据搬运环节，将计算功耗降低至传统架构的1/10~1/100，特别适合电池供电的物联网传感器节点，如环境监测设备需持续工作数年无需更换电源。采用ReRAM或MRAM等非易失存储器实现的存算一体芯片，可在单芯片内完成感知-计算-存储全流程，使得智能门锁、穿戴设备等终端体积缩小50%以上。基于分裂浮栅存储器(MM-SFGM)的解决方案支持电导特性动态调节，在语音唤醒、手势识别等间歇性工作场景下，待机功耗可控制在微瓦级。存算一体芯片在目标检测任务中实现<5ms端到端延迟，相比传统GPU+内存方案提升10倍，满足自动驾驶紧急制动等关键任务的实时性要求。01040302实时智能处理的案例（如自动驾驶）时延敏感场景突破感存算一体化器件可并行处理摄像头、毫米波雷达等多源数据，例如在车载系统中同步完成图像分类(10TOPS/W)与点云分析(8TOPS/W)。多模态处理能力分布式存算单元通过CXL互连组成冗余阵列，即使单个节点失效仍能保持90%以上算力，确保自动驾驶系统在极端工况下的稳定性。抗干扰可靠性特斯拉FSD芯片采用近存计算设计，将L2级自动驾驶的功耗从45W降至12W，同时维持200TOPS算力输出。能效比跃升隐私计算与本地化推理结合数据不出域保障存算一体智能摄像头直接在存储单元完成人脸特征提取与匹配，原始图像数据无需上传云端，从硬件层面杜绝隐私泄露风险。利用Flash存算阵列的查表计算特性，将ResNet18等模型压缩至1MB以下，使智能家居设备能本地运行复杂AI模型而不依赖网络。忆阻器存算芯片通过阻态变化实现同态加密，在医疗边缘设备中同步完成ECG信号分析与加密，同时满足HIPAA合规性与22mJ/次的超低能耗。轻量化模型部署动态加密计算技术瓶颈与未来研究方向12器件参数波动新型存储器（如ReRAM、PCM）在制造过程中存在电导值、阈值电压等参数的不一致性，导致存算单元的计算结果偏差，需通过工艺优化和校准算法提升稳定性。阵列级缺陷管理大规模忆阻器交叉阵列中单个单元的失效可能引发计算错误，需开发冗余设计和自适应映射技术，以屏蔽缺陷单元对系统性能的影响。耐久性挑战非易失性存储器在频繁写入操作下会出现性能退化，需结合材料工程（如界面优化）和写均衡算法延长器件寿命。测试成本攀升存算一体芯片的测试需覆盖存储、计算混合功能，传统ATE设备难以满足需求，需开发专用测试架构与在线自检机制。器件一致性及良率问题01020304高精度计算的可扩展性多芯片协同计算单芯片算力有限，需通过硅中介层或光互连实现存算芯片间的低延迟数据同步，构建分布式计算网络。权重映射效率大模型参数映射到存算阵列时存在利用率下降问题，需研究稀疏化压缩与动态重构技术，提升存储资源利用率。模拟计算精度限制基于忆阻器的模拟存算受噪声、非线性等因素影响，在32位以上高精度计算中误差累积显著，需采用混合精度架构（模拟计算+数字校正）突破瓶颈。跨学科融合的创新方向材料-架构协同设计开发兼具高开关比、低功耗特性的新型铁电材料（如HfO2），并与3D堆叠架构结合，实现更高密度存算集成。类脑计算范式借鉴生物神经元的脉冲时序依赖可塑性（STDP），设计支持在线学习的脉冲神经网络存算芯片。光-电混合计算利用光子忆阻器实现光域模拟计算，结合电互连完成数据调度，突破传统电子器件的带宽限制。量子-经典混合架构探索磁性隧道结（MTJ）等量子效应存储器在存算一体中的应用，构建支持量子启发的优化算法硬件加速器。行业标准与政策支持13IRDS2024首次提出机器人计算分层架构，由底层硬件适配、中间标准化功能库到顶层泛化大模型的三层结构，为存算一体在机器人领域的应用提供标准化框架。国际技术路线图（如IRDS）分层架构定义路线图明确基础模型构建、专用计算架构和数据闭环生态为关键突破点，尤其强调存算一体架构对具身智能实时性要求的适配价值。技术突破方向AIRS牵头制定的标准凸显中国在"场景驱动+技术闭环"模式下的领先优势，为存算一体技术在工业机器人等领域的产业化路径提供范本。中国主导作用通过《新一代人工智能发展规划》等政策构建算法-算力-数据协同制度，专项支持存算协同的异构算力基础设施建设，并推动自主可控存算芯片生态。01040302各国政府对存算一体的投入中国政策体系DARPA通过电子复兴计划(ERI)资助存内计算项目，重点支持ReRAM等新型存储器件的军事级应用研发。美国技术布局IMEC主导的欧洲芯片联盟将存算一体纳入关键技术路线，联合昕原半导体等