(2025年)数字电路期末模拟考试试题及答案

(2025年)数字电路期末模拟考试试题及答案一、选择题（每题2分，共24分）1.二进制数110101.101转换为十进制和十六进制分别为（）A.53.625，35.AB.53.625，35.5C.65.625，41.AD.65.625，41.52.逻辑函数F=AB’C+A’B+A’CD’+BCD（其中D’为无关项）的最简与或表达式为（）A.A’B+B’C+CDB.A’B+AC+CDC.A’B+B’C+BCDD.A’B+AC+BCD’3.某CMOS反相器输入端通过10kΩ电阻接地，电源电压VDD=5V，则输入端电平为（）A.高电平B.低电平C.不确定D.高阻态4.逻辑函数F=AB’+AC存在竞争冒险的条件是（）A.B=0,C=0B.B=1,C=1C.B=0,C=1D.B=1,C=05.下降沿触发的JK触发器，初始状态Q=0，输入J=1，K=Q’，CP脉冲到来后Q的新状态为（）A.0B.1C.保持D.翻转6.用同步4位二进制计数器74LS161（同步置数，异步清零）构成模10计数器，若采用反馈清零法，应将（）连接至清零端R’DA.Q3Q2Q1Q0=1001B.Q3Q2Q1Q0=1010C.Q3Q2Q1Q0=0111D.Q3Q2Q1Q0=11117.4位右移寄存器初始状态为0000，串行输入信号为1011（先入高位），经过4个CP脉冲后，并行输出为（）A.1011B.1101C.1110D.11118.将256×4位的RAM扩展为1024×8位的存储器，需要（）片芯片，地址线需（）根A.8，10B.8，12C.16，10D.16，129.以下关于CPLD和FPGA的描述，正确的是（）A.CPLD基于查找表（LUT）结构，FPGA基于乘积项结构B.CPLD集成度高，适合复杂逻辑；FPGA集成度低，适合简单逻辑C.CPLD掉电后配置信息丢失，FPGA掉电后保留D.CPLD更适合固定功能的逻辑设计，FPGA适合动态重构10.555定时器构成多谐振荡器，外接电阻R1=15kΩ，R2=25kΩ，电容C=0.05μF，振荡频率约为（）（公式：f≈1.44/[(R1+2R2)C]）A.800HzB.1.2kHzC.1.6kHzD.2kHz11.某组合逻辑电路输入为4位二进制数N（0~15），输出F=1当且仅当N能被3整除，该电路的最小与非门数目约为（）A.3B.5C.7D.912.同步时序电路中，若两个相邻状态的输出相同，则该电路可能是（）A.摩尔型（Moore）电路B.米利型（Mealy）电路C.两者均可D.两者均不可二、填空题（每空1分，共20分）1.逻辑代数中，A+AB’C=____；A’(A+B)=____。2.TTL与非门的开门电平UON是指输出为____电平时的最小输入电平。3.JK触发器的特性方程为____；当J=1、K=0时，触发器工作在____模式。4.同步时序电路中，所有触发器的时钟信号____（填“同步”或“异步”）。5.用n位二进制计数器构成模M计数器（M<2ⁿ），常用方法有____和____。6.半导体存储器中，EEPROM是____（填“易失”或“非易失”）性存储器；SRAM的存储单元基于____（填“电容”或“触发器”）。7.4位环形计数器的有效状态数为____；4位扭环形计数器的有效状态数为____。8.555定时器构成施密特触发器时，若VCC=12V，其上限阈值电压UTH=____V，回差电压ΔU=____V。9.逻辑函数F=AB+AC’的最小项表达式为____（用m表示，变量顺序A,B,C）。10.某电路输入为3位二进制数（0~7），输出为其对应的格雷码，该电路需要____个输出端。三、分析题（共30分）1.（10分）分析图1所示组合逻辑电路（图中门均为与非门），要求：（1）写出输出F1、F2的逻辑表达式（化简为与或式）；（2）列出真值表；（3）说明电路功能。（注：图1结构为：输入A,B,C；F1由A、B经与非门后与C经与非门，再与非；F2由A、B经与非门后与C’经与非门，再与非。）2.（10分）分析图2所示时序逻辑电路（图中为同步JK触发器，CP为时钟脉冲）：（1）写出各触发器的驱动方程；（2）列出状态转移表（初始状态Q2Q1=00）；（3）画出状态图；（4）说明电路功能。（注：图2结构为：J1=K1=1；J2=Q1，K2=Q1’；CP同时连接两个触发器时钟端。）3.（10分）图3为某RAM扩展电路，其中U1~U4为256×8位的RAM芯片，分析：（1）扩展后的总容量；（2）地址线A0~A9的分配（片内地址、片选地址）；（3）当地址码为0101010101时，哪片芯片被选中？四、设计题（共26分）1.（12分）用3线-8线译码器74LS138（输出低有效，逻辑符号：A2A1A0为输入，Y0’~Y7’为输出）和与非门设计一个3变量奇校验电路。要求：（1）明确输入输出定义；（2）写出逻辑表达式；（3）画出连线图（需标注译码器引脚和与非门连接）。2.（14分）用D触发器设计一个同步计数器，其状态转移序列为：000→001→011→111→110→100→000（循环）。要求：（1）列出状态转移表（包含无效状态）；（2）写出各触发器的状态方程（化简为最简式）；（3）推导驱动方程；（4）画出逻辑电路图（需标注触发器和门电路连接）。答案一、选择题1.B2.A3.B4.B5.B6.A7.A8.B9.D10.C11.B12.C二、填空题1.A；A’B2.低3.Qⁿ⁺¹=JQ’ⁿ+K’Qⁿ；置14.同步5.反馈清零法；反馈置数法6.非易失；触发器7.4；88.8；49.m3+m5+m6+m710.3三、分析题1.（1）F1=(A’B’)’C’’=A’B’+C；F2=(A’B’)’C’’=A’B’+C’（化简后）（2）真值表：ABC|F1F2000|10001|11010|00011|01100|00101|01110|00111|01（3）功能：当A、B均为0时，F1=C’，F2=C；否则F1=0，F2=C（或“检测A、B是否全0并输出C的反/原码”）。2.（1）驱动方程：J1=K1=1；J2=Q1，K2=Q1’（2）状态转移表：现态Q2ⁿQ1ⁿ|次态Q2ⁿ⁺¹Q1ⁿ⁺¹00→0101→1111→1010→00（3）状态图：00→01→11→10→00（循环）（4）功能：模4同步计数器（递增）。3.（1）总容量：256×8×4=1024×8=8Kb（2）A0~A7为片内地址（256=2⁸），A8~A9为片选地址（4=2²）（3）地址码0101010101的A9A8=01（二进制），对应U2（假设U1对应00，U2对应01，U3对应10，U4对应11）。四、设计题1.（1）输入：3变量A,B,C；输出F=1（奇校验，即A⊕B⊕C=1）（2）逻辑表达式：F=A’B’C+A’BC’+AB’C’+ABC=m1+m2+m4+m7（3）连线图：74LS138的A2=A，A1=B，A0=C；F=(Y1’·Y2’·Y4’·Y7’)’（与非门输入接Y1’,Y2’,Y4’,Y7’，输出为F）。2.（1）状态转移表（含无效状态101,010）：现态Q2Q1Q0|次态Q2ⁿ⁺¹Q1ⁿ⁺¹Q0ⁿ⁺¹000→001001→011011→111111→110110→100100→000101→？（设为任意态）010→？